Modelsim新手使用教程

推荐VHDL语言学习视频：http://www.iqiyi.com/w_19s93d5mad.html

安装

参考链接：https://www.cnblogs.com/lamblabs/p/8588550.html
注意事项：
先进入win64文件夹下删除原有的：LICENSE.TXT 文件
建议：关闭360安全卫士

报错 can’t find mgls.dll
**解决方法：**将modelsim_crack.rar 压缩文件中的 MentorKG.exe 和 patch_dll.bat复制进入win64文件夹下（替换覆盖）

示例工程

1.新建工程

File->new->project**



同时新建测试文件teseadder,同样是VHDL type。

新建完成后的两个文件状态为：？

2.写入代码

分别点击两个文件写入代码
1.fulladder.vhd

ENTITY fulladder IS
	PORT(
	a,b,ci:IN bit;
	co,s: OUT bit);
END fulladder;

ARCHITECTURE rtl OF fulladder
IS
BEGIN
 s<= a xor b xor ci;
 co<=(a and b) or (a and ci) or (b and ci);
end rtl;

2.testadder.vhd

entity fa_testbench is
end fa_testbench;
architecture beh  of
	fa_testbench is
component fulladder
 port(a,b,ci:in bit;
      s,co:out bit);
end component;
signal xt,yt,zt,st,cot:bit;

begin
ul:fulladder port map(xt,yt,zt,st,cot);
process
begin
    xt<='0';yt<='0';zt<='0';wait for 10ns;
    xt<='0';yt<='0';zt<='1';wait for 10ns;
    xt<='0';yt<='1';zt<='0';wait for 10ns;
    xt<='0';yt<='1';zt<='1';wait for 10ns;
    xt<='1';yt<='0';zt<='0';wait for 10ns;
    xt<='1';yt<='0';zt<='1';wait for 10ns;
    xt<='1';yt<='1';zt<='0';wait for 10ns;
    xt<='1';yt<='1';zt<='1';wait for 10ns;
    xt<='0';yt<='0';zt<='0';wait for 10ns;
  end process;
end beh;
  

3.编译工程

右键两个文件之一

编译完成如图所示表明编译成功

4.仿真工程

选择仿真测试文件fa_testbench，注意图中标红选项

添加到波形

点击图中标识开始仿真，得到仿真波形图

补充说明

1.在波形仿真图像中 Ctrl+滚轮可放大缩小时间轴。