1 解决FPGA核心BUG之一
第一家公司以FPGA作为核心处理器，FPGA采集6路视频数据，采用外部存储器DDR进行数据缓存。
问题描述：
FPGA同事使用verilog语言进行编码，使用三段式状态机进行6路数据轮询DDR写操作和读操作。偶尔出现数据6路数据存储乱序，设计方案为有序存储。
解决问题：
项目即将交付，领导将该bug交给了我，为了表现自己以及为了项目进度。FPGA小组通过代码走查，方案确认，加班加点，终于找到了问题所在，状态机跑飞了。
2 解决FPGA核心BUG之一
第二家公司以FPGA作为核心处理器，使用FPGA实现交换机。
问题描述：
使用FPGA实现交换机所有协议，FPGA资源占用率为85%以上。结果经常出现生成bit文件有时序违规或者不能生成bit文件。
解决问题：
FPGA领导负责时序违规问题，几乎每次修改代码都会出现上述问题，一直不能根本解决。出于好奇，什么问题能有这么难，难到公司没有人解决，经过1个月的充电，最终还是解决了该问题。主要是降低资源利用率和布线问题。
3 解决FPGA核心BUG之一
第三家公司以FPGA作为核心处理器，使用FPGA实现数据采集。
问题描述：
使用FPGA实现数据采集，采集数据上报给其他处理器。AD采集数据上报给处理器，偶尔丢帧。
解决问题：
FPGA专业人员稀缺，导致没有技术积累，丢帧主要原因是跨时钟域问题。
4 结束语
希望对你有帮助，如果遇到问题，可以一起沟通讨论，邮箱：[email protected]。