1.1 板材选择
PCB板材根据损耗级别可以分为：普通损耗板材、中损耗板材、低损耗板材和超低损耗板材，其中，低损耗及超低损耗板材就是我们通常所说的高速板材。
普通板材常用FR4，高速板材常用TU系列，中损耗有F1，M1系列。
1.2 单板层数
在PCB设计之前，设计者需根据单板尺寸、单板规模，如信号数目、电源种类等，以 及EMC的要求粗略估计单板的信号层、电源层、地层的数目，从而获得单板的总层数。
总层数越多，布线越方便，EMC性能越好，但成本也相应提高，因此，总层数的确定是系统权衡的过程。一般在PCB的设计过程中，首先需进行布局设并，布局完成后，根据 PCB上关键器件的摆放位置，打开PCB设计软件的飞线显示功能，可以粗略估计这些关键 器件之间的信号线密度，以便对信号层的数目进行评估。在确定信号层的数目之后，根据电源的种类、信号层隔离的要求等，可以评估所需电源层、地层的数目。
1.3单板厚度
在机框式通信产品中，单板沿导轨插入机框，因此厚度与导轨宽度有关，同时单板的 厚度还取决于总层数等因素。例如，14层以内的单板厚度可以选择为而16层以上的单板厚度需在2mm以上。在某些设计中，受限于导轨宽度，而单板总层数又不能减少，在这种情况下，可以釆取削边的方式，将单板与导轨接触的区域削薄，而单板总层数和厚度仍然保持不变，从而，既满足了单板的层数，又可顺利插入框。在这种设计中，需注意削边的区域内不得有信号线。
1.4目标阻抗
从信号完整性考虑，要求在信号传输路径上实现阻抗的匹配，那么在传备路径上，阻抗设置为多少合适？从减小传输线损耗的角度考虑，一般取单端信号对地阻抗为50Ω，而差分对信号间阻抗为100Ω。
1.5叠层结构和阻抗设计
如图FMC105ADC采集子卡叠层结构，lane速率较高，为了实现较好信号完整性，采用了8层叠层结构，第六层的相邻层都是完整的地层，信号有很好的完整性，并且其他信号层的干扰很小，因此将高速时钟线和数据线走在这一层是最好的选择，每一层信号层都以完整地层作为参考层，但缺点是电源是分割的电源层，电源和地的耦合效果较差，对设计的叠层结构如下图所示，
线宽与层厚是决定信号阻抗的两个关键因素。信号的阻抗可利用Polar Instruments公司 开发的Polar Si9000等工具计算。
1.6 PCB布局之电源
做电源处理时，首先应该考虑的是其载流能力，电源线宽或铜皮的宽度是否足够。要考虑电源线宽，首先要了解电源信号处理所在层的铜厚是多少，常规工艺下PCB外层（TOP/BOTTOM层）铜厚是1OZ（35um），内层铜厚会根据实际情况做到1OZ或者0.5OZ。对于1OZ铜厚，在常规情况下，20mil能承载1A左右电流大小；0.5OZ铜厚，在常规情况下，40mil能承载1A左右电流大小。其次就是换层时孔的大小及数目是否满足电源电流通流能力。其次应考虑电源路径，电源分割时，电源与电源平面分割距离尽量保持在20mil左右，如果在BGA部分区域，可局部保持10mil距离的分割距离，如果电源平面与平面距离过近，可能会有短路的风险。若在相邻平面处理电源，要尽量避免铜皮或者走线平行处理。主要是为了减少不同电源之间的干扰，特别是一些电压相差很大的电源之间，电源平面的重叠问题一定要设法避免，难以避免时可考虑中间隔地层。
1.7 PCB布局之时钟
众所周知时钟在数字电路中占有非常重要的作用地位，随着时钟频率逐渐提高，对时钟布线要求也会越来越高。高速时钟信号线优先级最高，在布线时，需要优先考虑系统的主时钟信号线，高速时钟信号线信号速率高，要求走线短，保证信号失真度最小。
在时钟电路的设计中，高频时钟作为一种敏感程度非常高的重要元件，对电路中的噪声干扰特别敏感，这也就需要工程师特别针对高频时钟信号线进行保护和屏蔽，力求将干扰降到最小，在进行PCB布线设计时，高频时钟必须有地线护送，即包地，时钟的线宽至少10mil，护送地线的线宽则至少要达到20mil，高频信号线的保护地线两端必须由过孔与地层良好接触。
在进行PCB的髙速时钟信号走线设计时，需要特别注意，应当将其尽量设计在同一层面上，高速时钟信号线周围尽量没有其他的干扰源和走线。高频时钟连线建议采用星型连接或采用点对点连接，采用T型连接要保证等臂长，尽量减少过孔的数量，在晶振或时钟芯片下需敷铜防止干扰。
尽管PCB的高速时钟信号的布线技术要求与高速信号布线的要求存在一定的不同之处，但是两者也有一点是相同的，那就是 都要求走线时少打过孔，以免造成树桩间题，产生信号的反射和串扰。
待续。。。