ADC的架构目前主流的分为两种：逐次逼近寄存器型（SAR）和Σ-Δ型。
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图1显示了基于电荷再分配电容数模转换器(DAC)阵列的逐次逼 近型寄存器(SAR)的基本转换器架构。它在每一个转换开始的边 沿上对输入信号进行一次采样，在每一个时钟边沿上进行位对 比，并通过控制逻辑调节数模转换器的输出，直到该输出极为 接近地匹配模拟输入。因此，它需要来自独立外部时钟的N个 时钟周期，以便以迭代方式实现单次N位转换。
图2显示了基本的Σ-Δ型ADC架构，它以调制器的过采样频率(KfS) 对模拟输入信号连续采样，其转换输出为KfS处系列采样的加权 均值。分辨率较高的Σ-Δ型ADC转换时间较长，因为需要2N 次采 样才能完成单次转换。
内部比较器噪声和DAC线性度决定SAR ADC转换的精度，而调制 器中积分器的建立时间(开关)则决定Σ-Δ型ADC转换的精度。SAR ADC面临的一个挑战是，驱动器放大器需要在一次转换结束与 下次转换起始之间的采集时间内建立其模拟输入端注入的开关 瞬变电流。
SAR ADC的输入带宽(数十MHz)比采样频率高。所需输入信号带宽 一般在数十到数百kHz内，因此，需要用抗混叠滤波器过滤掉折 回目标带宽的无用混叠信号。在Σ-Δ型ADC的情况下，所需输入 信号带宽通常在DC至几kHz之间，数字滤波器的输入带宽低于调 制器的采样频率，因此，放宽了抗混叠要求。数字滤波器滤除 目标带宽以外的噪声，抽取器则降低输出数据速率，使其回落 至奈奎斯特速率。