本工程在ISE下创建，使用verilog HDL语言。
实现跳舞机的功能，可以通过开关控制速度，根据VGA显示的内容，按指定的按键，实现分数的统计，同时有背景音乐。
本工程顶层模块下包括10个子模块。
UCF文件配置管脚。
本工程截图如下所示：
基于FPGA跳舞机实现
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转载自blog.csdn.net/QQ_778132974/article/details/115286087
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