A fifo 一般由 双口ram(dpram Array) 和 空满状态指示器(status) 外加两个寄存器组 构成
其中 Status 的设计是要比较两边的地址产生空满，涉及到用 clk_rd时钟下 读取写地址 和 clk_wr 时钟下读取读地址的跨时钟操作，为降低亚稳态，采取地址换算成格雷码（每次地址只有1bit变化），加上 双触发器（打一拍）降低亚稳态的发生和传播
参考：
https://wenku.baidu.com/view/e0b44571a417866fb84a8e98.html
B 双端口ram为什么可以运行在两个时钟下？
同步双端口ram renesas 70t3519 的构造
由一个异步双端口ram 加两边寄存器组(CLKl & CLKr ) 构成，所以并没有跨时钟问题
C 异步双端口怎么实现的同时对ram 进行操作呢？
下面是普通的 ram单元构造
在 CS有效（低），read（1）时，G1打开，G2/G3 关闭，T3/T4 其中有一个关闭，阻止 Q/!Q 状态变化, 数据读出
在 CS有效（低），write (0) 时，G1关闭，G2/G3 打开，T3/T4 两个都打开 ，允许 Q/!Q 状态变化, 数据写入
所以，只要同时放两组 行/列选线和下面的控制部分，就可以实现两port 同时读写一个ram里的不同单元
dram (动态ram) 可参考：https://www.cnblogs.com/wander-clouds/p/9088028.html