通常情况下，如果出现程序设计不合理，时序优化不到位等问题，vivado在布局布线之后，会出现WNS，TNS小于零的情况，如下图所示：
当WNS和TNS较小时，对于一些低速的FPGA工程，可以忽略，不影响系统的工作性能，而当WNS或者TNS负数较大时，那么必须对其进行时序约束，否则会导致系统工作稳定性变差。
具体操作如下：
选择
从中找到红色小于0的路径，然后鼠标右击，在弹出菜单中设置set_false_path，然后将产生的约束语句复制到约束文件中：
FALSE PATH就是我们在进行
时序分析时，不希望工具进行分析的那些路径。一般不需要工具时序分析的路径指的是异步的路径，异步路径就是指的不同时钟域的路径。
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通过这种方式，可以将时序出现问题的路径进行约束。从而得到大于0的WNS和TNS。