在很多windows集成开发环境IDE都为你做了这个工作，作为专业的程序员，makefile还是要懂。好像现在有这么多的HTML编辑器。如果想成为一个专业人士，你还得了解HTML的标签含义。特别在Unix下的软件编译，就不能不直接写makefile。会不会写makefile，从侧面说明了一个人是否具备完成大型工程的能力。
makefile关系到整个工程的编译规则。一个工程中的源文件不计其数，并且按类型，功能，模块分别放在若干个目录中，makefile定义了一系列的规则来指定，哪些文件需要先编译，哪些需要后编译，哪些需要重新编译，甚至于进行更复杂的功能操作，因为makefile就像一个shell脚本一样，其中也可以执行操作系统的命令。
makefile带来的好处就是 自动化编译，一旦写好，只需要一个make命令，整个工程完全自动编译，极大地提高了软件开发的效率。make是一个命令工具，是一个解释makefile中指令的命令工具，一般大多数IDE都有这个命令。Delphi的make，Visual C++的nmake，Linux下的GNU的make
不同产商的make各不相同，也有不同语法，但本质就是在文件依赖性上做文章。仅对GNU的make进行讲述，环境为RedHat Linux 8.0 make版本为3.8 毕竟这个make是应用最广泛的，也是最多的，而且还是遵循IEEE 标准的（POSIX.2）
以c/c++的源码作为基础关于出程序的编译和链接
一般来说，无论是c还是c++，首先要把源文件编译成中间代码文件，在Windows下也就是.obj文件，UNIX下是.o文件，这个动作叫作编译compile，然后再把大量的Object File合成执行文件，这个动作叫作链接link。
编译时要语法正确，函数和变量声明正确。对于后者，通常是你需要告诉编译器头文件的所在位置(头文件中应该只是声明，而定义应该放在c/c++文件中)，只要所有的语法正确，编译器就可以编译出中间目标文件。一般每个源文件都对应一个中间目标文件(.o文件或.obj文件)
链接时，主要是链接函数和全局变量。我们可以使用这些中间目标文件来链接我们的应用程序。链接器并不管函数所在的源文件，只管函数的中间目标文件Object File，在大多数时候，由于源文件太多，编译生成的中间目标文件太多，在链接时需要明显的指出中间目标文件名，对于编译很不方便。我们需要给中间目标文件打包。在windows下这种包叫库文件，即.lib文件，在UNIX,也就是Archive File ，也就是.a文件。
源文件首先会生成中间目标文件，再由中间目标文件生成执行文件。在编译时，只检查程序语法和函数，变量是否被声明。若函数未被声明，编译器会警告，但可以生成Object File。而在链接程序时，链接器会在所有的Object File中找寻函数的实现，若找不到，那就会报错LInker Error。在VC中，一般是2001错误，就是连接器未能找到函数的实现，需要指定函数的Object File。
make命令执行时，需要一个makefile文件，以告诉make命令需要怎么样去编译和链接程序。
我们用一个示例来说明makefile的书写规则。源于GNU的make使用手册。我们工程中有8个c文件，和3个头文件，我们要写一个makefile来告诉make命令如何编译和链接这几个文件。
规则：如果这个工程没有编译过，则我们所有c文件都要编译并被链接。如果这个工程的某几个c文件被修改，则我们只编译被修改的c文件，并链接目标程序如果这个工程的头文件被改变了，则我们需要编译引用这几个头文件的c文件，并链接目标程序
只要我们的makefile写得够好，所有的这一切，只要一个make命令就可以完成，make会自动智能地根据当前的文件修改情况来确定哪些文件需要重新编译，从而自动的编译所需文件和链接目标程序。
makefile的规则：target …: prerequisites …command……
target 可以是一个目标文件，也可以是一个执行文件，还是可以是一个标签，对于这种特性，在后续的伪目标章节中会有叙述。
prerequisites 生成该target所依赖的文件和/或target
command 该target要执行的命令 任意的shell命令
这是一个文件的依赖关系，target这一个或多个目标文件依赖于prerequisites中的文件，其生成规则定义在command中。prerequisites中如果有一个以上的文件比target文件要新的话，command所定义的命令就会被执行。
这就是makefile的规则。
如果一个工程有3个头文件和8个c文件，为了完成前面2所述的那三个规则，我们的makefile应该是：edit : main.o kbd.o command.o display.oinsert.o search.o files.o utils.occ -o edit main.o kbd.o command.o display.oinsert.o search.o files.o utils.o
main.o : main.c defs.hcc -c main.ckbd.o : kbd.c defs.h command.hcc -c kbd.ccommand.o : command.c defs.h command.hcc -c command.cdisplay.o : display.c defs.h buffer.hcc -c display.cinsert.o : insert.c defs.h buffer.hcc -c insert.csearch.o : search.c defs.h buffer.hcc -c search.cfiles.o : files.c defs.h buffer.h command.hcc -c files.cutils.o : utils.c defs.hcc -c utils.cclean :rm edit main.o kbd.o command.o display.oinsert.o search.o files.o utils.o
反斜杠\是换行符的意思，这样比较便于makefile的阅读。我们可以把这个内容保存在名字为makefile的文件中，然后在该目录下之间输入命令make就可以生成执行文件edit。如果要删除执行文件和所有的中间目标文件，则只需执行make clean就可以了。
在这个makefile中，目标文件包含 执行文件edit和中间目标文件.o，依赖文件就是冒号后面的.c和.h文件。每一个.o文件都有一组依赖文件，而这些.o文件又是执行文件edit的依赖文件。依赖关系的实质就是说明了目标文件由哪些文件生成的，换言之，目标文件是哪些更新的。
定义好依赖关系后，后续的那一行定义了如何生成目标文件的操作系统命令，一定要以一个Tab键作为开头。make不管命令是怎么工作的，只管执行所定义的命令。make会比较targets文件和prerequisites文件的修改日期，如果prerequisites文件的日期要比targets文件的日期要新，或者target不存在的话，则make会执行后续定义的命令。
clean不是一个文件，只是一个动作名字，有点像c语言的label一样，其冒号后面什么也没有，则make就不会自动去找它的依赖性，也就不会自动执行其后所定义的命令。要执行其后的命令，就要在make命令后明显地指出这个label的名字。这样的方法非常有用，可以在一个makefile中定义不用的编译或和编译无关的命令，比如程序的打包，程序的备份等等。
默认下我们只需输入make命令1.make会在当前目录下找名字叫makefile 或 Makefile的文件2.如果找到，它会找文件中的第一个目标文件，上一个示例中，会找到edit这个文件，并把它作为最终的目标文件。3.如果edit文件不存在，或是edit所依赖的后面的.o文件的文件修改时间要比edit这个文件新，则他会执行后面所定义的命令来生成edit这个文件4.如果edit所依赖的.o文件也不存在，则make会在当前文件中找目标为.o文件的依赖性，若找到则再根据那一个规则生成.o文件。5.当然你的C文件和H文件是存在的啦，于是make会生成.o文件，然后再用.o文件生成make的终极任务，也就是执行文件edit
这就是整个make的依赖性，make会一层又一层地去找文件的依赖关系，直到最终编译出第一个目标文件。在找寻的过程中，若出现错误，比如最后被依赖的文件找不到，则make会直接退出并报错，而对于所定义的命令的错误，或者编译不成功，make根本不理，make只管文件的依赖性，如果在我找了依赖关系之后，冒号后面的文件还是不在，则不工作。
像clean这种，没有被第一个目标文件直接或间接关联，则它后面所定义的命令将不会被自动执行，不过可以显示要make执行，即 make clean ，用来清除所有的目标文件，以便重编译。
于是在我们编程中，如果这个工程已经被编译过了，当我们修改了其中一个源文件，比如file.c，则根据我们的依赖性，我们的目标file.o会被重新编译，于是file.o的文件也是最新的，file.o的文件修改时间要比edit要新，所以edit也被重新链接了。
makefile中使用变量edit : main.o kbd.o command.o display.oinsert.o search.o files.o utils.occ -o edit main.o kbd.o command.o display.oinsert.o search.o files.o utils.o
可以看到.o文件的字符串被重复了两次，若我们的工程需要加入一个新的.o文件，则我们需要在两个地方加(应该是3个地方，还有一个地方在clean中。)
我们的makefile并不复杂，所以在两个地方加也不累，但如果makefile变得复杂，那么我们就有可能会忘掉一个需要加入的地方，而导致编译失败。所以，为了makefile的易维护，在makefile中我们可以使用变量。makefile的变量也就是一个字符串，理解成C语言中的宏可能会更好。
比如我们声明一个变量，叫objects，OBJECTS，objs，OBJS，obj或OBJ 不管叫什么，只要能够表示obj文件就行，我们在Makefile一开始就这样定义：objects = main.o kbd.o command.o display.oinsert.o search.o files.o utils.o
我们就可以很方便地在我们的makefile中以$(objects)的方式来使用这个变量，于是我们的改良版makefile就变成厦门的样子：objects = main.o kbd.o command.o display.oinsert.o search.o files.o utils.o
edit : $(objects)cc -o edit $(objects)main.o : main.c defs.hcc -c main.ckbd.o : kbd.c defs.h command.hcc -c kbd.ccommand.o : command.c defs.h command.hcc -c command.cdisplay.o : display.c defs.h buffer.hcc -c display.cinsert.o : insert.c defs.h buffer.hcc -c insert.csearch.o : search.c defs.h buffer.hcc -c search.cfiles.o : files.c defs.h buffer.h command.hcc -c files.cutils.o : utils.c defs.hcc -c utils.cclean :rm edit $(objects)
如果有新的.o文件加入，我们只需简单修改一下objects变量就可以了
让make自动推导GNU的make很强大，它可以自动推导文件及文件依赖关系后面的命令，于是我们就没必要去在每一个.o文件后都写上类似的命令。只要make看到一个.o文件，它就会自动地把.c文件加在依赖关系中，若make找到一个whatever.o，则whatever.c就会是whatever.o的依赖文件。并且cc -c whatever.c 也会被推导出来，于是我们的makefile再也不用写这么复杂。新的makefile出炉
objects = main.o kbd.o command.o display.oinsert.o search.o files.o utils.o
edit : $(objects)cc -o edit $(objects)
main.o : defs.hkbd.o : defs.h command.hcommand.o : defs.h command.hdisplay.o : defs.h buffer.hinsert.o : defs.h buffer.hsearch.o : defs.h buffer.hfiles.o : defs.h buffer.h command.hutils.o : defs.h
.PHONY : cleanclean :rm edit $(objects)
也就是make的“隐晦规则”。上面文件内容中， .PHONY 表示 clean 是个伪目标文件。
objects = main.o kbd.o command.o display.oinsert.o search.o files.o utils.o
edit : $(objects)cc -o edit $(objects)
$(objects) : defs.hkbd.o command.o files.o : command.hdisplay.o insert.o search.o files.o : buffer.h
.PHONY : cleanclean :rm edit $(objects)
make可以自动推导命令，那么我看到那堆 .o 和 .h 的依赖就有点不爽，那么多的重复的 .h能不能把其收拢起来，好吧，没有问题，这个对于make来说很容易，谁叫它提供了自动推导命令和文件的功能呢？
objects = main.o kbd.o command.o display.oinsert.o search.o files.o utils.o
edit : $(objects)cc -o edit $(objects)
$(objects) : defs.hkbd.o command.o files.o : command.hdisplay.o insert.o search.o files.o : buffer.h
.PHONY : cleanclean :rm edit $(objects)
这种风格，让我们的makefile变得很简单，但我们的文件依赖关系就显得有点凌乱了。鱼和熊掌不可兼得。还看你的喜好了。我是不喜欢这种风格的，一是文件的依赖关系看不清楚，二是如果文件一多，要加入几个新的 .o 文件，那就理不清楚了。
每个Makefile中都应该写一个清空目标文件（ .o 和执行文件）的规则，这不仅便于重编译，也很利于保持文件的清洁。clean:rm edit $(objects)
更为稳健的做法是：.PHONY : cleanclean :-rm edit $(objects)
.PHONY 表示 clean 是一个“伪目标”。而在 rm 命令前面加了一个小减号的意思就是，也许某些文件出现问题，但不要管，继续做后面的事。当然， clean 的规则不要放在文件的开头，不然，这就会变成make的默认目标，相信谁也不愿意这样。不成文的规矩是——“clean从来都是放在文件的最后”。
Makefile里主要包含了五个东西：显式规则、隐晦规则、变量定义、文件指示和注释。
显式规则。显式规则说明了如何生成一个或多个目标文件。这是由Makefile的书写者明显指出要生成的文件、文件的依赖文件和生成的命令。
隐晦规则。由于我们的make有自动推导的功能，所以隐晦的规则可以让我们比较简略地书写 Makefile，这是由make所支持的。
变量的定义。在Makefile中我们要定义一系列的变量，变量一般都是字符串，这个有点像你C语言中的宏，当Makefile被执行时，其中的变量都会被扩展到相应的引用位置上。
文件指示。其包括了三个部分，一个是在一个Makefile中引用另一个Makefile，就像C语言中的include一样；另一个是指根据某些情况指定Makefile中的有效部分，就像C语言中的预编译#if一样；还有就是定义一个多行的命令。有关这一部分的内容，我会在后续的部分中讲述。
注释。Makefile中只有行注释，和UNIX的Shell脚本一样，其注释是用 # 字符，这个就像C/C++中的 // 一样。如果你要在你的Makefile中使用 # 字符，可以用反斜杠进行转义，如： # 。
还值得一提的是，在Makefile中的命令，必须要以 Tab 键开始。
默认的情况下，make命令会在当前目录下按顺序找寻文件名为“GNUmakefile”、“makefile”、“Makefile”的文件，找到了解释这个文件。在这三个文件名中，最好使用“Makefile”这个文件名，因为，这个文件名第一个字符为大写，这样有一种显目的感觉。最好不要用“GNUmakefile”，这个文件是GNU的make识别的。有另外一些make只对全小写的“makefile”文件名敏感，但是基本上来说，大多数的make都支持“makefile”和“Makefile”这两种默认文件名。
当然，你可以使用别的文件名来书写Makefile，比如：“Make.Linux”，“Make.Solaris”，“Make.AIX”等，如果要指定特定的Makefile，你可以使用make的 -f 和 --file 参数，如： make -f Make.Linux 或 make --file Make.AIX 。
在Makefile使用 include 关键字可以把别的Makefile包含进来，这很像C语言的 #include ，被包含的文件会原模原样的放在当前文件的包含位置。
include 的语法是：include
filename 可以是当前操作系统Shell的文件模式（可以包含路径和通配符）。在 include 前面可以有一些空字符，但是绝不能是 Tab 键开始。 include 和 可以用一个或多个空格隔开。举个例子，你有这样几个Makefile： a.mk 、 b.mk 、 c.mk ，还有一个文件叫 foo.make ，以及一个变量 $(bar) ，其包含了 e.mk 和 f.mk ，那么，下面的语句：include foo.make *.mk $(bar)等价于：include foo.make a.mk b.mk c.mk e.mk f.mk
make命令开始时，会找寻 include 所指出的其它Makefile，并把其内容安置在当前的位置。就好像C/C++的 #include 指令一样。如果文件都没有指定绝对路径或是相对路径的话，make会在当前目录下首先寻找，如果当前目录下没有找到，那么，make还会在下面的几个目录下找：
如果make执行时，有 -I 或 --include-dir 参数，那么make就会在这个参数所指定的目录下去寻找。
如果目录 /include （一般是： /usr/local/bin 或 /usr/include ）存在的话，make也会去找。
如果有文件没有找到的话，make会生成一条警告信息，但不会马上出现致命错误。它会继续载入其它的文件，一旦完成makefile的读取，make会再重试这些没有找到，或是不能读取的文件，如果还是不行，make才会出现一条致命信息。如果你想让make不理那些无法读取的文件，而继续执行，你可以在include前加一个减号“-”。如：-include
无论include过程中出现什么错误，都不要报错继续执行。和其它版本make兼容的相关命令是sinclude，其作用和这一个是一样的。
环境变量MAKEFILES如果你的当前环境中定义了环境变量 MAKEFILES ，那么，make会把这个变量中的值做一个类似于 include 的动作。这个变量中的值是其它的Makefile，用空格分隔。只是，它和 include 不同的是，从这个环境变量中引入的Makefile的“目标”不会起作用，如果环境变量中定义的文件发现错误，make也会不理。
但是在这里我还是建议不要使用这个环境变量，因为只要这个变量一被定义，那么当你使用make时，所有的Makefile都会受到它的影响，这绝不是你想看到的。在这里提这个事，只是为了告诉大家，也许有时候你的Makefile出现了怪事，那么你可以看看当前环境中有没有定义这个变量。
GNU的make工作时的执行步骤如下：（想来其它的make也是类似）
读入所有的Makefile。
读入被include的其它Makefile。
初始化文件中的变量。
推导隐晦规则，并分析所有规则。
为所有的目标文件创建依赖关系链。
根据依赖关系，决定哪些目标要重新生成。
执行生成命令。
1-5步为第一个阶段，6-7为第二个阶段。第一个阶段中，如果定义的变量被使用了，那么，make会把其展开在使用的位置。但make并不会完全马上展开，make使用的是拖延战术，如果变量出现在依赖关系的规则中，那么仅当这条依赖被决定要使用了，变量才会在其内部展开。