一、简答题

1、HLS是什么？和VHDL/verilog有什么关系

HLS(High Level Synthesis) : 一款高层次综合工具

· 能够将C/C++ 或者system C等高级语言转化为RTL(底层硬件描述语言)电路，降低开发时间。

·提供了常见的库(例如图像处理相关的 OpenCv 库和其
它的数学库)。

·可以创建IP并通过例化或者使用 BlockDesign 的方式应用到项目中。

Vivado 的设计是以IP为核心的，HLS就相当于一个可以用于创建IP的工具，通过 HLS 创建的 IP 可以应用到 Vivado
中，通过例化或者使用 BlockDesign 的方式，将通过 HLS 创建的 IP 应用到自己的项目中去。

转化原理：在前端将 C 语言描述进行分析，然后进行代码层面的优化（code-level transformation），再在后端把这些运算工作进行并行调度（parallelise & schedule），最后生成 RTL 语言。

·随着FPGA密度随着工艺几何尺寸的缩小而不断增长，设计复杂性使得继续使用传统的HDL设计流程变得越来越困难。尽管HDL语言和工具已经发展，但是设计周期仍然长得令人讨厌。为了帮助解决该问题，出现了高级综合（HLS）编译器，以使设计人员能够进入更高的抽象级别。

·HLS能自动把 C/C++ 之类的高级语言转化成 Verilog/VHDL 之类的底层硬件描述语言（RTL），生成定制硬件在 FPGA 上跑实现加速。这使得不懂硬件的软件工程师也可以拥有玩转硬件的能力。

·为了提高设计数字硬件组件的效率，高层综合（HLS）被视为提高设计抽象水平的下一步。但是，HLS工具的结果质量（QoR）往往落后于手动寄存器传输级别（RTL）流程的质量。

·HLS 经过十数年的发展，虽然有诸如 AutoPilot、OpenCL SDK 等 FPGA HLS 商业化成功的案例出现，但距离其完全替代人工 RTL 建模还有很长的路要走。

2、HLS有哪些关键技术问题？目前存在什么技术局限性

HLS（高层次综合）技术可以将高级程序语言（如C/C++/OpenCL）转化为硬件描述语言。这种方法大大简化了FPGA（可编程逻辑门阵列）和ASIC（应用特定集成电路）的设计过程，减少了开发时间和复杂度，但是也有一些关键技术问题和技术局限性。

高级语言与底层硬件映射的问题。高级语言与底层硬件之间存在很多差异，使得对于一些复杂的系统，HLS的映射结果可能会受到很大影响，导致性能下降等问题。
时序约束的自动化生成问题。 HSL需要将程序转化为时序控制电路，但是这种转化过程存在一定的误差，导致时序分析困难，需要手工的时序约束设置，这是一个非常耗时的过程。
复杂性分析和优化问题。复杂度是评价HLS设计的重要指标。但是，对于一些现实应用，它们的铁路可能比较复杂，需要考虑优化方案。
不确定性的分析问题。因为硬件设计本身就是一种并发式代码的编程，会存在多种可能性；此外，HLS并不是一种确定性的编程方式，因此需要考虑设计不确定性所带来的影响。
综合质量的评估问题。HLS的输出结果质量非常关键，需要进行可靠的评估。常用的方法包括查找表（LUT）、功耗、时钟开销等各个方面，但是这些评估方法并不一定是准确的。

总之，HLS技术虽然能够使FPGA和ASIC的设计更加高效简单，但是在实际应用中还存在很多技术问题和局限性，需要不断探索和优化。

二、实验环境

软件环境：Vivado 2018.3
硬件环境: Xilinx ZYNQ-7000 SoC

三、入门级HLS程序-led灯闪烁

1、使用HLS完成led灯闪烁

3.1.1 新建一个HLS工程

打开 HLS 后如下图所示，点击 Create New Project，创建一个新的工程
在这里插入图片描述

接下来输入工程的名称，选择工程的保存路径，点击 Next；
在这里插入图片描述

接下来选择定成函数，我们在这里暂不不添加，直接点击 Next;
请添加图片描述

接下来是添加 C 仿真文件，我们同样先不添加，点击 Next；
请添加图片描述

接下来进行器件的选择，在首先我们点击图中 1 所示位置选择元器件，根据自己的开发板选择芯片型号，
Finish，完成工程的创建。
在这里插入图片描述

完成创建后的界面所示
在这里插入图片描述

其中 source 栏用来存放功能函数的源码，Test Bench 用来存放 C 仿真文件，
solution 中包含着本次工程运行中和运行完成后的输出文件。

3.1.2 添加源文件

首先，我们添加本次工程的源码，所示，右键 Source，点击 New file，在弹
出的窗口中，选中我们存放源码的目录后。新建一个 led.cpp 文件：
在这里插入图片描述

回到保存后 HLS 会自动打开我们刚创建的文件，我们可以在该文件中编写，
我们要实现的函数的代码。

按照同样的方法，我们可以为该 cpp 文件添加一个头文件；

接下来我们来完成本次实验的代码设计，本次实验的代码设计比较简单，其
中 Source 文件中的头文件的代码如下：

#ifndef _SHIFT_LED_H_
#define _SHIFT_LED_H_
//#include "ap_int.h"
//define CNT_MAX 100000000
#define CNT_MAX 100
#define FLASH_FLAG CNT_MAX-2
typedef     int led_t;
typedef     int cnt_t;
//typedef ap_int<1> led_t;
//typedef ap_int<32> cnt_t;
void flash_led(led_t *led_o , led_t led_i);
#endif

CNT_MAX 100000000 ：在 100M 时钟频率下计数一秒钟所需要的计数次数。（在仿真的时候，我们可以将其注释掉，采用下一个最大值定义，这样能够加快我们仿真的速度）
FLASH_FLAG 是LED 闪烁的标志，当计数到该值时，LED 发生变化。
flash_led()：本次工程中所需要设计的定成函数。
ap_int.h：引入 ap_int.h 这个头文件，这个头文件是由HLS 的库所提供的，通过引入这个头文件我们就可以调用其中的函数和关键字来声明一个任意位宽的数据。

源文件代码：

#include "led.h"

void flash_led(led_t *led_o , led_t led_i){
    
    
	cnt_t i; 
	for(i=0;i<CNT_MAX;i++){
    
    
		if(i==FLASH_FLAG){
    
    
			*led_o = ~led_i;
		} 
	}
}

首先引入头文件，然后完成该函数，使用了一个 for 循环来计数，当变量 i 计
数到 FLASH_FLAG 时 led_o 的状态发生变化。可以看到该函数十分简单

3.1.3 添加C仿真文件

添加仿真文件的步骤与添加源文件类似，右键 Test Bench，选择添加新建文
件，在弹出窗口新建一个 test_led.cpp。
在这里插入图片描述

C 仿真文件中，我们写入如下代码

#include "led.h"       //引入led.h头文件
#include <stdio.h> 
int main(){
    
    
	led_t led_i=0x01; 
	led_t led_o; 
	const int SHIFT_TIME = 4; 
	int i;
	for(i=0;i<SHIFT_TIME;i++){
    
           //调用flash_led函数
		flash_led(&led_o , led_i);
		led_i = led_o;               //给激励
		printf("shift_out is %d \n",(int)(led_o&0x01));
	}
}

3.1.4 进行C仿真和C综合

进行仿真之前，我们首先选中我们要仿真的顶层函数，点击 project ->选择
project seethings->选择 synthesis->browser->选择 flash_led 作为顶层函数。

在这里插入图片描述

然后点击 project -> Run C simulation

在 Console 窗口中，我们可以看到输出的结果时 01 交替变化，证明 C 仿真
的结果正确。

在这里插入图片描述
接下来，进行 C 综合，编译器会将 C++代码映射到 RTL 电路，点击 Solution
-> Run C Synthesis -> Active Solution。等待一段时间后，编译器会提示综合后的结
果

在 C 综合后的结果中，我们可以查看所占用的资源，设计所需的 Latency，
和接口的类型等等。
Timing 和 Latency 报告：其中 Latency 指的是，设计电路完成一次任务需要
的时间，Interval 指的是两次任务之间的时间间隔
在这里插入图片描述
占用的逻辑资源：可以看到，本次设计占用了 61 个触发器和 87 个查找表；
我们也可以查看 C 综合后生成的 RTL 代码，值得说明的是，由 HLS 生成的代
码不具有可读性。在 Solution 的 Syn 中可以找到生成的 Verilog 代码。

在这里插入图片描述

3.1.5 联合仿真

接下来，我们进行 C/RTL 联合仿真，来验证映射出来的 RTL 电路是否正确，
值得说明的是，Vivado HLS会利用我们的C Testbench 自动生成Verilog的Testbench，
同时，联合仿真结束过后，我们可以通过使用 Vivado 或者 Modelsim 来查看仿真波形。

点击 Solution -> Run C/RTL Cosimulation
在这里插入图片描述
在弹出窗口中首先选择仿真工具，我再这里选择了 Modelsim，也可以选择
其他仿真工具，只要用户的 PC 中安装了该仿真工具，并且在环境变量 Path 中，
有该仿真工具的路径，HLS 会自动定位到那个路径，然后开始仿真。
然后选择 Verilog 仿真，Dump Trace All 即可以开始仿真。同样可以在 Console
窗口中，观察打印信息。
在这里插入图片描述
在联合仿真时我们也可以观察 Console 打印出来的结果，：可以看到通过
C/RTL 联合仿真得到的结果与在 C 仿真时得到的结果一致。

3.1.6 导出HLS工程生成的IP核

！！！注意，导出IP核必须将电脑时间设为2021年之前，否则会导出IP失败
点击 solution 选择 Export RTL 即可以将 HLS 所生成的 RTL 电路导出为 IP 核。
在这里插入图片描述

导出的 IP 核将在 Solution 这个文件夹中可以找到。

2、创建Vivado工程并导入HLS生成的IP核

接下来将 HLS 生成的 IP 核导入到 Vivado 中。首先打开 Vivado，创建一个新
的 vivado 工程。在前面的 FPGA 基础开发部分已经有介绍如何去创建一个 Vivado
工程，在这里不再赘述。

创建完工程后，我们将由 HLS 生成的 IP 添加到我们的 IP 仓库中。点击 settings
在这里插入图片描述
然后点击 IP，选中仓库，再点击+号进行添加由 HLS 生成的 IP。

在弹出的界面中，定位到 Solution，点击选择系统将自动识别到 IP;

在这里插入图片描述
点击 apply -> OK,即可将 IP 添加到仓库中。
接下来我们来验证 HLS 生成的 IP 是否被导入到 Vivado IP 仓库。点击 IP
Catalog 即可发现 HLS 已经被添加到了 IP 仓库中；

3、将HLS产生的IP添加到工程当中

在 IP Catalog 中选中由 HLS 生成的 IP，双击并生成该 IP；
在这里插入图片描述
向工程中添加一个新的文件，用于完成本次实验，点击 Add file

添加完文件后，可以进行代码的编写，本次实验的代码比较简单，这里不做
过多的讲解，只需将生成的 HLS IP 例化进工程当中即可。

`timescale 1ns / 1ps
module Lab_HLS_Led( 
input    wire    clk ,
input    wire    rst_n ,
output   wire    led_o);
wire             rst ;//同步复位
wire             ap_ready ;//当前可以接收下一次数据
reg              ap_start ;//IP 开始工作
reg              led_i_vld ;//输入数据有效
wire             led_o_vld ;
reg              led_i ;//输入的 led 信号
wire             led_o_r ;
wire             ap_done ;
wire             ap_idle ;
reg     [1:0]    delay_cnt ;
assign rst = ~rst_n ;
assign led_o = led_o_r ;

//----------------delay_cnt------------------
always @(posedge clk) begin
      if (rst==1'b1) begin
        delay_cnt <= 'd0;
      end
      else if(delay_cnt[1]==1'b0) begin
        delay_cnt <= delay_cnt + 1'b1;
      end
end

//----------------ap_start------------------
always @(posedge clk) begin
      if (rst==1'b1) begin
        ap_start <= 1'b0;
      end
      else if(delay_cnt[1]==1'b1)begin
        ap_start <= 1'b1;
      end
end

//----------------led_i_vld------------------
always @(posedge clk) begin
      if (rst==1'b1) begin
        led_i_vld <= 1'b0;
      end
      else if(delay_cnt[1]==1'b1)begin
        led_i_vld <= 1'b1;
      end
end

//----------------ap_i------------------
always @(posedge clk) begin
      if (rst==1'b1) begin
        led_i <= 1'b0;
      end
      else if(led_o_vld==1'b1)begin
        led_i <= led_o_r ;
      end
end

flash_led_0 inst_flash_led (
    .led_o_V_ap_vld(led_o_vld), // output wire led_o_V_ap_vld
    .led_i_V_ap_vld(led_i_vld), // input wire led_i_V_ap_vld
    .ap_clk(clk),               // input wire ap_clk
    .ap_rst(rst),               // input wire ap_rst
    .ap_start(ap_start),        // input wire ap_start
    .ap_done(ap_done),          // output wire ap_done
    .ap_idle(ap_idle),          // output wire ap_idle
    .ap_ready(ap_ready),        // output wire ap_ready
    .led_o_V(led_o_r),          // output wire [0 : 0] led_o_V
    .led_i_V(led_i)             // input wire [0 : 0] led_i_V
);

endmodule

接下来就可以添加约束文件和进行最终的板级验证了。
添加的约束文件如下：
在这里插入图片描述

##############LED define################## 
set_property PACKAGE_PIN P15 [get_ports {
    
    led_o}]
set_property IOSTANDARD LVCMOS33 [get_ports {
    
    led_o}]
##############Reset define################## 
set_property PACKAGE_PIN P16 [get_ports {
    
    rst_n}]
set_property IOSTANDARD LVCMOS33 [get_ports {
    
    rst_n}]
##############50M CLK define################## 
create_clock -period 20.000 -name clk -waveform {
    
    0.000 10.000} [get_ports clk]
set_property PACKAGE_PIN N18 [get_ports {
    
    clk}]
set_property IOSTANDARD LVCMOS33 [get_ports {
    
    clk}]

4、下载验证

添加完约束文件后，就可以进行最终的板级验证了，首先生成 bit 流文件；
在这里插入图片描述
等待 bit 文件生成完成之后，按照如下方式连接开发板
只需连接JTAG口就行了：
请添加图片描述
接好线后，点击Open target，自动寻找芯片：

连接成功后，会显示芯片信息：
在这里插入图片描述
然后出现以下界面，说明生成bit数据流成功。

然后烧录：

直接点击Program:

在这里插入图片描述
显示结果如下：
led灯两秒闪烁，这是因为前面设置时钟为100MHZ，芯片时钟为50MHZ.

5、实验总结

本次实验完成了一个通过HLS来封装一个IP并将这个IP应用到Vivado工程当中，第一次接触HLS，感觉还是比较复杂。
总结一下 HLS 开发的基本步骤就是，先要有 C/C++源文件和 C/C++仿真文件，进行 C 仿真，然后进行 C 综合，将 C/C++语言描述的函数，映射到 RTL 电路，最后进行C/RTL的联合仿真，通过C仿真的Testbench生成Verliog仿真的Testbench，验证 RTL 电路的正确性

参考文章

1、https://blog.csdn.net/qq_48008050/article/details/117362188
2、part3_z7_lite系列教程之hls篇
3、https://www.cnblogs.com/ppqppl/articles/17397208.html

Vivado HLS实现点亮led

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