时序
改进方法1：增加寄存器层次 a*2+b*6 可以把乘法和加法分开 先乘赋给变量 再相加 可以改进
改进方法2：利用并行结构 把乘法器拆成更小的逻辑期间实现功能
改进方法3：展平逻辑结构，和并行结构类似，专门用于优先编码逻辑，例如if elseif改进成全是if的并行逻辑结构，展平了逻辑结构。
改进方法4：寄存器平衡，A=A1 B=B1 C=C1 D=A+B+C 改进为A=A1+B1 C=C1 D=A+B,关键路径简化。从关键路径移动组合逻辑到相邻路径
改进方法5：重新安排路径，把if else的顺序进行换一下。
时滞
去除流水线寄存器改进时滞，但是增加了寄存器之间的组合延时。
流量
拆开环路可以增加流量 代价是成比例增加面积。
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最大时钟频率：1时钟达到直至数据达到Q端时间 2触发器之间的传播延时 3布线延时 4建立时间
5启动触发器和捕捉触发器的传播延时