Verilog语法(不可综合)

1.只有寄存器类型变量才能在initial内部被赋值。
2.verilog系统任务
(1)：$finish/$stop
$finish：如果遇到$finish，仿真器完成仿真并退出。
$stop：当遇到$stop，仿真器停止仿真，但不退出，同时提供一个命令提示符，在命令提示符后面输入”.“,则仿真过程继续进行。
(2)：$display/$monitor
$display任务常被用来显示调试信息、错误、或者异常情况。$display是不可综合的，它不能直接放在DUT的RTL代码中。
$monitor与$display具有相似的功能，但它仅当它监视的信号发生变化时才在屏幕上显示它的信号数值。
(3)：$time，$realtime
$time任务返回仿真器当前的仿真时间，并且仿真时间取整。$realtime：以实数的方式返回当前的仿真时间，返回值包括小数部分。
(4)：$random/$random(seed)
每次调用$random任务时，它返回一个32位带符号的随机整数。将$random放入{}，可得到负整数。$random(seed)中的一个seed是一个整数，用于指出随机数的取值范围。 (5)：$save可以将仿真器当前的状态信息保存到指定的文件中。
(6)：$readmemh/$writememh
$readmemh用于从文本文件中读取数据，$writememh可以用于数据写入指定的文件中。
(7)：$fopen/$fclose
$fopen用于打开一个文件，$fclose用于关闭打开的文件。