这一次记录的是第二节课所学的vivado课堂编程实验
上来很简单，还是新建工程，新建工程的具体步骤可以参照我第一篇博客：
【课程记录】win10 第一次安装使用vivado 2017.2 并建立project
这里是我们新建工程所选的FPGA的型号信息。
接下来正式开始实验内容——《组合逻辑程序设计》
我们要实现的就是这么一个功能：
在开始画图之前，导入我们画图所需要的工具库（老师给了这个文件夹 XUP_LIB）：
↑↑ 这里把线都连上
对比着原理图检查一下发现没错，下一步。
这里的代码非常长，甚至可以说繁琐冗杂了，如果是我们自己写代码，将会使得代码量缩短，节省时间还能快速找到清晰的逻辑关系，所以老师建议我们自己写，用画图的方式只是一种“曲线”编程的方式，把简单的问题复杂化
到了这里，应该就是大家都很熟悉的编译操作了：
1. 综合 run synthesis
2. 加入约束文件，run implementation
3. 创建位码流文件generate bitstream
（到了这一步不太想写了。。。第一篇写过怎么操作的TAT）
参考：【课程记录】win10 第一次安装使用vivado 2017.2 并建立project
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还是简短的说一下吧！
综合完成后，可以打开综合后的Schematic（原理图）
接下来是run implementation之前导入约束文件：
然后就是找到你的约束文件导入，导入成功先别急着下一步，注意：
保存修改，重新run synthesis 》 run implement 》 generate bitstream 》插板子 》 open hardware manager 》open target 》 auto connect 》 显示连接上板子了，program device 》 板子工作了！
这些步骤都在第一篇写了，那我就偷懒不写了。。。。。。
最后老师上课讲了一个写入flash芯片使得fpga上电就能工作不需要再次写入程序的操作，写在我上一篇博客的“补充部分”，请大家自行移步学习：
【课程记录】win10 第一次安装使用vivado 2017.2 并建立project
这里有个补充的地方：
还记得我们在画板上面创建端口的时候吗？ create port 窗口里面有一个“Create vector” 注意这个方框选中之后，的确是可以定义【0】–【7】这样的端口，但是得到的端口是“集成”的，像这样：
然后我找不出来把这个[0:7]展开的方法，而且正如上上图一样，我们定义端口名字是不能定义带有” [ ] ” 括号的，也就是说，我们只能取名sw0 ~ sw7 ，这就导致了我们只能通过修改约束文件里面的端口名称来使得约束文件与.v文件端口一致