防止部分Verilog模块被综合，编辑器的指示语句

其他 2019-09-04 17:21:14 阅读次数: 0

//synopsys translate_off

要忽略的部分Verilog模块语句

//synopsys translate_on

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转载自www.cnblogs.com/summerpine/p/11460258.html
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