http://www.dzsc.com/data/2015-3-16/108011.html 这个文章总结的FPGA开发流程非常好
当我们完成verilog代码后，还是有大量的工作需要做的。下面记录一下设计过程中专有名词的概念。
1、综合
用EDA工具将设计从RTL到逻辑门级的转换过程。目的是决定电路门级结构、寻求时序、面积、功耗的平衡。
标准单元：基本门电路、多路选择器、寄存器
宏单元： RAM、ROM、FIFO、CAM 、（加法器、乘法器、MAC、滤波器、…）
描述设计的目标，包括时序和面积约束
要注意约束必须是可实现的，否则会导致面积超额， 功耗增加或时序不能满足要求。
DC采用timing-driven的综合策略， 优先满足时序要求，然后才是面积要求！
