1、概述
在数字世界中只有“0”和“1”的概念，那么器件如何识别到高电平还是低电平呢，这就需要电平门限判决，这就是我们所说的逻辑电平，在高速电路设计中传统的单端逻辑电平已经无法满足数据传输速率需求，一个是电平幅度大，信号变沿耗费时间长，不适合传输频率高于200MHz信号，其次单端信号在传输路径上容易受到干扰不利于远距离传输，并且其功耗较大。因此适用于高速信号的差分电平逻辑出现了，典型有LVDS，低功耗，最高数据率高达3.125Gbps，但一般超过2Gbps我们会采用LVPECL电平逻辑或CML等，DDR存储器常采用SSTL逻辑电平，串口通信常采用三种逻辑电平（RS232/422/485）分别适用于不同的场景。
2、单端逻辑电平
2.1、TTL
2.1.1、TTL Transistor-Transistor Logic 三极管结构，电流控制的一种放大器件。
TTL电平规定，+5V等价于逻辑“1”，0V等价于逻辑“0”。这样的数据通信及电平规定方式，被称做TTL（晶体管-晶体管逻辑电平）信号系统。
1、5.0V TTL: Vcc：5V；VOH >= 2.4V；VOL <= 0.5V；VIH >= 2V；VIL <= 0.8V。
2、3.3V LVTTL：Vcc：3.3V；VOH >= 2.4V；VOL <= 0.4V；VIH >= 2V；VIL <= 0.8V。
3、2.5V LVTTL：Vcc：2.5V；VOH >= 2.0V；VOL <= 0.2V；VIH >= 1.7V；VIL <= 0.7V。
4、1.8V LVTTL：Vcc：1.8V；VOH >= 1.35V；VOL <= 0.45V；VIH >= 1.17V；VIL <= 0.63V。
2.1.2、注意事项
1、TTL电平一般过冲都会比较严重，可以在始端串 33欧电阻做源端阻抗匹配消除过冲。
2、TTL电平输入脚悬空时是内部认为是高电平。
3、TTL输出不能驱动 CMOS输入。
4、OC门应外接上拉电阻后再输出。
2.2、CMOS
2.2.1、CMOS (Complementary Metal Oxide Semiconductor),互补金属氧化物半导体,电压控制的一种放大器件,是组成CMOS数字集成电路的基本单元。
相对TTL有更大的噪声容限，输入阻抗远大于TTL输入阻抗。
1、5.0V CMOS: Vcc：5V；VOH >= 4.45V；VOL <= 0.5V；VIH >= 3.5V；VIL <= 1.5V。
2、3.3V CMOS：Vcc：3.3V；VOH >= 3.2V；VOL <= 0.1V；VIH >= 2V；VIL <= 0.7V。
3、2.5V CMOS：Vcc：2.5V；VOH >= 2.0V；VOL <= 0.1V；VIH >= 1.7V；VIL <= 0.7V。
4、1.8V CMOS：Vcc：1.8V；VOH >= 1.35V；VOL <= 0.45V；VIH >= 1.17V；VIL <= 0.63V。
2.2.2、注意事项
1、CMOS多余输入端不能悬空，否则可能产生高静电电压造成器件永久损坏，应按照要求接地或电源等其他处理。
2、OD门应外接上拉电阻后在输出。
3、CMOS可以驱动TTL电平。
2.2、RS232
2.2.1、RS232负逻辑电平
串口通信通逻辑电平通常有RS232/422/485，其中只有RS232是单端逻辑电平，一共由三根信号线组成，其中发端和收端都为独立的单端信号，另外还有一根地线，这意味着RS232支持全双工模式，但是单端信号抗干扰能力差。
RS-232标准采用负逻辑电平，逻辑 1为 -3V～-15V，逻辑 0为 +3～+15V。
2.2.2、注意事项
1、支持全双工。
2、抗干扰能力差，传输距离短。
3、RS232只支持点对点通信。
3、差分逻辑电平
3.1、LVDS
3.1.1、LVDS逻辑电平
LVDS是指低压差分信号，最高支持速率为3.125Gbps，共模电压1.2V，差模400mV左右。
在发送方由3.5mA电流源提供驱动，在接收方通过100R电阻形成350mV电压摆幅，当电流正向流动是产生逻辑“1”，反之产生逻辑“0”,且在高速逻辑电平LVDS功耗最小，对单个端口而言，功耗仅仅为1.2mW。
3.1.2、注意事项
1、最高传输速率支持高达3.125Gbps；
2、LVDS共模信号电平要求弱，只需要差分对内单个信号电平在0~2,4V范围内即可；
3、接收端对差分信号输入摆幅要求是100mV；
3.2、LVPECL
3.2.1、ECL
ECL电路（即发射极耦合逻辑电路Emitter-Couple Logic）是一种非饱和型的数字逻辑电路，电路内晶体管工作在线性区或截止区，速度不受少数载流子的存储时间的限制，所以它是现有各种逻辑电路中速度最快的一种, 能满足高达10Gbps工作速率，ECL 的主要分类如下。
3.2.2、PECL
PECL即Positive Emitter-Couple Logic，也就是正发射极耦合逻辑的意思，使用5.0V电源。PECL 是由ECL 演变而来的，ECL 即Emitter-Couple Logic，也就是发射极耦合逻辑。ECL 有两个供电电压VCC和VEE。当VEE接地时，VCC 接正电压时，这时的逻辑称为PECL；当VCC 接地时，VEE接负电压时，这时的逻辑成为NECL
3.2.3、LVPECL
LVPECL输出端关键部分是一对差分放大器Q1,Q2，以及一对设计输出器Q3,Q4，信号抗干扰能力强，驱动能力强，相比LVDS支持传输更高速率数据，但是其功耗也相对更大。
3.2.4、注意事项
1、与LVDS相比支持更高速率传输，并且抗干扰性能更好；
2、功耗较大
3、LVPECL采用电流驱动模式，VCC提供电流通路和外部偏置，但当LVPECL作为时钟时，要注意提高电源质量，放置纹波耦合到时钟信号上，
3.3、CML
3.3.1、CML
CML指的是电流模式逻辑，支持高达10Gbps信号传输，并且输入输出端口匹配集成在片内，基本不需要外部端接，如图，CML电源通常取1.2V，其输出端由一对三极管组成的差分放大器构成，三极管发射极与低之间串有16mA电流源，集电极与VCC之间串有50R电阻，差分信号中单个信号摆幅400mV，差分信号摆幅800mV。
3.3.2、注意事项
1、CML逻辑电平一般外部无需端接
2、CML和LVPECL都支持数据速率高达10Gbps，但往往极高速信号采用端接方式简单的CML，高速时钟往往采用LVPECL电平，因为其驱动能力强，抗干扰、抖动能力也相对较强。
3.4、SSTL
3.4.1、SSTL
SSTL专门针对高速内存（尤其SDRAM）接口，不同于其他逻辑电平的是，SSTL要求传输线终端匹配。所以SSTL有输出阻抗参数以及不同终端匹配方法，合适的终端匹配可以减少EMI，减少反射。
SSTL细分的话 有：SSTL3， SSTL2 ，SSTL18 ，SSTL15 ，SSTL15 分别表示3.3V ，2.5V ，1.8V ，1.5V 和1.2V电平标准 其中SSTL3 用于SDRAM, SSTL2用于DDR ，SSTL18 用在DDR2，SSTL15用在DDR3 ，SSTL12 用在DDR4 。
3.4.2、注意事项
1、专用于高速内存
2、要求特定的终端匹配
3.5、HSTL
HSTL常用于高速存储器，相比SSTL支持更高速率传输；
3.6、RS422
3.6.1、RS422
RS422是差分逻辑电平，常用于串口传输，因为其收发器比RS232具有更高的驱动能力，因此RS422上可以挂载多个接收节点，最多可以连接十个节点，同时具有收发两对差分对支持全双工工作模式，因为是差分数据传输，因此不需要参考地，而RS232单端传输就需要参考地。
3.6.2、注意事项
1、支持全双工
2、支持挂载多个设备
3、最大传输距离4000英尺
4、最大传输速率10Mbps（距离很短情况可满足）
3.7、RS485
3.7.1、RS485
RS485是差分逻辑电平，常用于串口通信，因为其只有一对差分数据线，因此只支持半双工模式，也就是同一时刻只能接受或者发送，通常通信距离较长时使用RS485，支持挂载多个设备，逻辑“1”以两线间的电压差+2V-+6V表示，逻辑“0”以两线间的电压差-6V~-2V表示。接口信号电平比RS-232-C降低了，就不容易损坏接口电路芯片，且该电平与TTL电平兼容，刻方便与TTL电路连接。
3.7.2、注意事项
1、支持半双工
2、支持挂载多个设备（max128）
3、最大传输距离4000英尺
4、最大传输速率10Mbps（距离很短情况可满足）
4、匹配原则
输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。
输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。
输出高电平（Voh）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此Voh。
输出低电平（Vol）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此Vol。
阈值电平(Vt)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值，对于CMOS电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平 > Vih，输入低电平 < Vil。
匹配原则：
电平匹配
对于一般的逻辑电平，Vih，Vil，Voh,Vol以及Vt的关系可表示如下： Voh> Vih > Vt > Vil > Vol。
电流匹配
Ioh：逻辑门输出为高电平时的负载电流（为拉电流）。
Iol：逻辑门输出为低电平时的负载电流（为灌电流）。
Iih：逻辑门输入为高电平时的电流（为灌电流）。
Iil：逻辑门输入为低电平时的电流（为拉电流）。