前言
之前在使用JESD204B IP CORE时，将对应example design 复制到自己的工程时，example design中定义的XDC和我自己工程的XDC定义重复，GTH不知道该使用那些引脚导致gth复位的引脚错乱（表现在gth复位的引脚会有一个0.8V左右的直流偏置，有直流偏置的引脚和XDC定义引脚对应不上，导致jesd204链路一直无法link上），最后注释掉example design中定义的XDC就好啦~。过程中排查问题时使用IBERT做回环测试FPGA的高速收发器是否能正常工作，记录ibert的使用方法入下。
调用IP CORE
如下GTH的基本功能框图，每个GTH BANK包含两个参考时钟输入，4路收发通道，每个通道数据时钟可以通过CPLL和QPLL倍频得到，每个GTH BANK包括两个QUAD PLL（QPLL0和QPLL1），每个通道包含一个CHANNEL PLL。
IBERT是赛灵思提供的集成误码率测试仪，用于检测和评估高速收发器，每个ibert ip最多支持三种协议（协议即不同lane rate /data width/refclk/quad count的组合）；每个协议中需要确定lane rate 即gth lane的速率，refclk即gth bank的参考时钟，quad count即用到的quad（一般一个quad即一个gth bank 包含四对收发通道）数量，PLL即输入参考时钟需要经过pll倍频给每条lane数据提供时钟，PLL可选有QPLL和CPLL。
这里我选择了lane rate为9.8Gbps，参考时钟245M，采用通道锁相环和两个gth quad。
插入损耗（dB）：没有特殊要求使用默认值即可
均衡模式：分为决策反馈均衡模式DFE和低功耗模式LPM，默认使用自动模式，当插入损耗大于14dB是采用DFE模式，反之选择LPM模式。
链路耦合：交流耦合/直流耦合，默认使用交流耦合。
可编程终端电压：选择接收器终端电压，无特殊要求时使用默认值。
接收机和发送机之间的数据偏移量:无特殊要求时使用默认值。
扩频时钟：在ppm中指定扩频时钟调制，无特殊要求时使用默认值。
这里我均选择了默认配置。
给对应QUAD选择参考时钟和速率，需要结合硬件实际连接情况，这里我选择了两个quad共用quad 225的refclk0作为参考时钟输入。
选择系统时钟，IBERT需要有一个系统时钟，这个时钟可以在产生时选择来自FPGA引脚，或者来自GTH收发器之一的专用refclk输入。如果系统时钟运行速度超过100MHz，则使用混合模式时钟管理器(MMCM)将其内部划分，以满足定时约束。
这里系统时钟和参考时钟共用 。
配置完IP后。生成IP CORE并打开对应example design设计，检查XDC无误后直接生成bit文件，然后就可以下板啦，ibert bit文件下板之前记得先下一个有时钟的bit，当板上有时钟后再将ibert bit下进去吼。
打开hardware manager之后自动连接设备，下载时钟bit和ibert测试bit后创建link，点击creat links添加gth link弹出框图如下，点击＋号添加需要观察的link。
添加之后可以观察到每条lane状态，包括RX/TX PLL锁定状态，误码率、误码等。ibert回环模式有四种可以选择，近端和远端的PCS和PMA模式。
① Near-End PCS；
② Near-End PMA；
③ Far-End PMA；
④ Far-End PCS；
PMA和PCS是物理层分层结构，发端数据经过PCS再经过PMA发出，接收端再PMA接受数据，再传输到PCS层，远端回环是指两个FPGA GTH之间回环测试，近端回环测试是指GTH内部TX直接连在RX上实现回环。
可以看到下图中误码是因为一开始系统还没有稳定时产生的误码。
随后点击下图红框复位而可以看到前面产生的误码清零后续过程中没有产生误码啦，跑5min之后误码率达到E-12。
选择通道右键creat scan 栏还可以看眼图哦。
如果是做板间回环的话，回环模式选择none，即可以实现远端FPGA片间回环哦。