• 当使用综合后的网表作为debug目标时，在综合设置中需要将flatten_hierarchy设置为none或者rebuild。none：完全不考虑多个层次间的综合优化，按照RTL设计的层级方式进行综合。这样的好处是可以防止要观测的信号被综合器用其他名称的信号等效实现，我们找不到。
  
  
• 对于使用HDL方式插入ILA的设计，首先需要将相应的信号使用mark_debug进行声明。但是vivado更推荐我们使用综合后的网表文件进行debug的设计，有如下三种方式插入待测