systemverilog 中的 `define ---带参数的宏函数--macro function

1. 用 macro 定义简单的 function，使代码简洁

module top ;
 
  `define A_SRAM_RW(dst_cc_num,src_cc_num)\
     if(strm_sel[``dst_cc_num``] == 1'b1)begin\
       force top.my_dut.strm_in``dst_cc_num``_en = top.my_dut.strm_in``src_cc_num``_en;\
     end
 // 用\ 来续行
  initial begin
    `A_SRAM_RW(1,0)
    `A_SRAM_RW(2,0)//引用宏不需要再末尾加分号
  end
 
endmodule

上面的例子中A_SRAM_RW 为定义的宏函数， dst_cc_num 和 src_cc_num 均为宏的形参，在宏函数中 引用 形参，需要在参数前后加 `` ；

需要注意的是，宏函数 不接受传进来的变量，如下是错误的：--这里有待商榷

generate 
  for(genvar jj=1;jj<`CC_NUM；jj++)begin
    `A_SRAM_RW(jj,0)
  end
endgenerate

//上述的写法只是把 jj 传进了 define 中，并不会把 jj 所代表的值传进去

来看下面例子：