入门学习FPGA_01FIFO入门

没接触过博客这种东西，感觉好古老的样子，但是突然的想有一个自己的空间来记录自己学习的过程，qq空间什么的不太好用，所以突然感觉，博客还是很有必要的。碰巧晚上，一个学长给我分享了一下他这些年写的博客。受益匪浅，想以后也要养成记录的好习惯。那就从这次开始吧，刚开始学习FIFO，通宵写了一个最简单的传输。Verilog语法是硬伤，真的

module myfifo     (
               　　　　 r_wrreq ,
                　　　　r_rdreq , 
               　　　　 clk , 
               　　　　 q 
               　　 ) ;
                            
        input r_wrreq ;
        input r_rdreq ;
        input clk ; 
        
        output [15:0]q ;
        wire [15:0]m ;
        
            
        my_fifo u1(
                    .clock(clk),
                    .data(m),
                    .rdreq(r_rdreq),
                    .wrreq(r_wrreq),
                    .q(q)
                );
                
        my_counter u2(
                    .clock(clk),
                    .q(m)
                    );
                
endmodule
            
                    

这是testbench

`timescale 1ns/1ps 

module myfifo_tb ;
        reg wr ;
        reg rd ;
        reg clk ;
        
        wire [15:0]out  ;
        
        myfifo myfifo_tb_1(
                             .r_wrreq(wr) ,
                             .r_rdreq(rd), 
                             .clk(clk) , 
                             .q(out)
                           ) ;
        initial clk = 1 ;
        always #5 clk = ~clk ;
        
        initial begin 
                wr = 1 ;                
                rd = 0 ;
                #20000;
                wr = 0 ;                
                rd = 1 ;
                #20000 ;
                $stop ;
        end
            
endmodule
        

就是，计数器产生1000个数，先写进去，然后读出来。

接下来打算做的是，FSMC方式来控制读写，将这1000个数据写进STM32内存中去。

一脸懵，怎么写。。。