FPGA计数器设计、波形仿真、SignalTap调试
实验一:设计一个0-17的计数器,当计数值为17的时候,OV输出1,其他输出0,注意设定合理的信号位宽
实验二:针对以上计数器,修改输出逻辑,当计数值为0-8时,OV输出0,9-17时OV输出1
实验三:对实验二用SignalTap验证
实验一:
1、计数器模块例化程序(Verilog HDL):
module count17(CLKin, CO, Q);
input CLKin;
output CO,Q;
reg CO;
reg[4:0] count,Q;
//计数
always@( posedge CLKin)
begin
if(count >=17 )
count <=0;
else
count <= count + 1;
end
//分频
always@( count )
begin
Q <= count;
if(count ==9 )
CO = 1;
else
CO = 0;
end
endmodule
2、原理图
3、仿真波形
新建‘ .vwf ’
4、SignalTap调试
实验二:
1、计数器模块例化程序(Verilog HDL):
module count17(CLKin, CO, Q);
input CLKin;
output CO,Q;
reg CO;
reg[4:0] count,Q;
//计数
always@( posedge CLKin)
begin
if(count >=17 )
count <=0;
else
count <= count + 1;
end
//分频
always@( count )
begin
Q <= count;
if(count >=9 )
CO = 1;
else
CO = 0;
end
endmodule
2、原理图
3、仿真波形
实验三:
4、SignalTap调试