在FPGA编程时上常犯的错误

1.忘记时钟域。容易忘记时钟域，通常情况是将一个时钟域的信号在另一个时钟域里进行取值判断等操作，导致结果出现莫名其妙的问题，在查问题时还不易查出来，一直怀疑是其他问题，后来才找到原来是时钟域的问题，时钟域不一致，触发后捕捉到的信号可能不是想要的时候的信号了。

2.模块需要加入时钟,尤其是类似IBERT Debug核的这种时钟。由于没有添加IBERT核的时钟，导致Cable一直找不到IBERT核。