RV1126与RV1109AI系统设计概要（二部分）

DDR 电路设计

DMC介绍

DMC包括DDR协议控制器（PCTL）和DDRPHY，它们是DDR内存子系统的完整内存接口解决方案。

RV11XX DDR控制器接口支持JEDEC SDRAM标准接口，控制器有如下特点：

支持DDR3/DDR3L/DDR4/LPDDR3/LPDDR4等标准；
支持最多2个RANK，最大4GB容量；
支持32位、16位DDR数据总线宽度；
低功耗模式，如Power Down和SDRAM自刷新；

DDR的拓扑结构和连接方式

为了使PCBlayout方便，不同的位宽不同类型的DDR颗粒layout时，采用不同的线序，请参考发布的《RV1126_RV1109_Template》，参照模板的线序和layout。

图 2–1 LPDDR3 拓扑结联接图

匹配方式设计建议：

DQ和DQS双向信号：RV11XX应用中DQ，DQS_P/N信号都是点对点拓扑，直接连接即可。
差分时钟：在靠近颗粒末端的位置跨界两个49.9ohm电阻。

图 2–2 DDR_CLK串电阻

地址信号和命令：比如设计两颗16bit DDR颗粒时，T型拓扑地址和命令直接连接即可，fly-by拓扑结构的地址和命令信号有时候会串电阻，电阻阻值根据仿真和实测数据而定。目前4 层板的DDR3 fly-by的模板串49.9Ohm电阻。
外部电阻ZQ选择240ohm，精度1%。

DDR电源

RV11XX DDR控制器电源：

DDR_VDD_1/2/3/4/5/6/7 需要外部供电。
DDR_VREF 可以给DDR颗粒VREF供应电源，但是要注意，当系统待机的时候DDR_VREF 引脚的电源会断电。
SDRAM颗粒包括两组电源，上电时序请参考各JEDEC标准：
DDR3 SDRAM的上电时序如下图所示：

应用电源（ESET#建议保持在0.2 * VDD以下；所有其他输入可能未定义）。RESET#需要保持至少200us的稳定电平。在RESET#解除低电平之前(最小时间10ns)，CKE随时被拉“低”。电源电压在300 mv到VDD最小电压之间的上升时间不得大于200ms；在电源上升阶段，VDD＞VDDQ和(VDD-VDDQ) < 0.3V。

* VDD和VDDQ由单个功率转换器输出和驱动；

* 除VDD、VDDQ、VSS、VSSQ以外的所有引脚上的电压电平必须一边 ≤ VDDQ与VDD，另一边 ≥ VSSQ与VSS。此外，一旦功率上升完成，VTT最大限制为0.95V；

Vref跟踪VDDQ/2。

* 在VDDQ之前或与VDDQ同时供电的VDD，不得有任何的斜率反转。

* 在VTT和Vref之前或同时供电的VDDQ，不得有任何斜率反转。

*除VDD、VDDQ、VSS、VSSQ以外的所有引脚上的电压电平必须一边 ≤ VDDQ与VDD，另边 ≥ VSSO与VSS。

LPDDR3 SDRAM的上电时序如下表所示：

之后	适用的条件
Ta达到了	VDD1必须＞VDD2 - 200mV
	VDD1和VDD2必须＞VDDCA - 200mV
	VDD1和VDD2必须＞VDDQ - 200mV
	VRef必须始终＜所有其他电源电压

DDR4 SDRAM的上电时序如下所示：

应用电源（RESET_n 建议保持在0.2 * VDD以下；所有其他输入可能未定义）。在电源稳定的情况下，需要保持RESET_n 全少200us。在RESET_n解除低电平之前，CKE随时被拉“Low”（时间最少10n）。电源电压在300mV至Vpp min之间的上升时间不得＞200ms；在上升期间，VDD ≥ VDDQ并且(VDD-VDDQ) < 0.3V。VPP必须与VDD同时或更早上升，VPP必须始终 ≥ VDD。
* VDD和VDDQ由单个功率转换器输出和驱动
* 除VDD、VDDQ、VSS、VSSQ以外的所有引脚上的电压必须一边 ≤ VDDQ与VDD，另一边≥ VSSQ和VSS。此外，一旦电压上升完成，VTT被限制为TBDVmax；
* VrefCA跟踪TBD。

* 在VDDQ之前或与VDDQ同时施加VDD，不得有任何上升反转；

* 在VTT和VrefCA之前或与VTT和VrefCA同时施加VDDQ，不得有任何上升反转；

* 在VDD之前或与VDD同时施加VPP，不得有任何上升反转；

* 除VDD、VDDQ、VSS、VSSQ以外的所有引脚上的电压电平必须一方面 ≤ VDDQ和VDD，另一方面 ≥ VSSQ和VSS。

LPDDR4 SDRAM的上电时序如下所示：

按以下顺序上电LPDDR4设备。除非另有说明，否则这些步骤是强制性的。注意，所有通道的上电顺序必须同时进行。

上电时(Ta后)，RESET_n建议设置为低电平( ≤ 0.2 x VDD2)和所有其他输入必须在VILmin和VIHmax之间。设备输出保持在High-Z，而RESET_n保持低电平。电源电压上升要求如表4所示。VDD1必须与VDD2同时或更早上升。VDD2必须与VDDQ同时或更早上升。

表 2-2 电压斜坡条件

之后	适用条件
Ta之后	VDD1必须大于VDD2
Ta之后	VDD2必须大于VDDQ -200mV

备注：

1. Ta是任何电源首次达到300mV的点。

2. 表3中的电压上升条件适用于Ta和断电之间(受控或非受控)

3. Tb是所有电源电压和参考电压在其规定范围内的点。

4. 电压上升持续时间tINIT0 (Tb-Ta)不得超过20ms。

5. 任何Vss和Vssq引脚之间的电压差不得超过100mV。

DDR支持的型号列表

RV11XX DDR接口最高工作频率支持到1056MHz，DDR颗粒支持列表参看文档《RK DDR Support List》，该文档可在我司的redmine平台上下载：

https://redmine.rockchip.com.cn/projects/fae/documents?tdsourcetag=s_pctim_aiomsg

以K4A8G165WC-BCTD为例

K4A8G165WC-BCTD为三星的DDR4 2G内存颗粒，主频2666MHz，96FBGA封装。

DDR引脚

DDR4--K4A8G165WC-BCTD
定义	引脚数	功能描述	电压范围
A[0:16]	16	地址
AP	/	自动预充电：在读/写命令期间采样，以确定读/写操作后是否应对被访问的银行执行自动充电。（高：自动充电；低：无自动充电）。在预充命令期间采样10，以确定预充是否适用于一个组（A10 LOW）或所有bank（A10 HIGH）。如果只有一个bank需要预充电，则按bank地址选择该bank。占用A10
Bc_n	/	突发裁剪：在读取和写入命令期间，对BC_n进行采样，以确定是否将执行突发裁剪（实时）。（高：无爆碎，低：爆碎）。占用A12
WE_n	/	写使能：占用A14
CAS_n	/	列选中信：占用A15
RAS_n	/	行选中信号：占用A16
DQU[0:7], DQL[0:7]	16	数据输入、输出：双向数据总线。若模式寄存器中使能了CRC功能，那么在数据burst结束时就会附加一段CRC码。
DMU, DML	2	输入数据掩码：DM_n信号是作为写数据的掩码信号，当DM_n信号为低电平时，写命令的输入数据对应的位将被丢弃。DM_n在DQS的两个条边沿都采样。
DQSU_P，DQSU_N; DQSL_P，DQSL_N	4	差分数据选通信号：差分信号对，作输入时与写数据同时有效，作输出时与读数据同时有效。读数据时与边沿对齐，但是跳变沿位于写数据的中心。DDR4 SDRAM仅支持选通信号为差分信号，不支持单根信号的数据选通信号。
BA0,BA1	2	bank地址输入:BA0 - BA1定义正在应用活动、读、写或预充值命令的银行。银行地址还决定在MRS周期中访问哪种模式寄存器。
BG0,BG1	2	BANK组输入：定义正在将激活、读取、写入或预充命令应用到哪个bank。BG0还确定在MRS周期中要访问哪种模式的寄存器
CK_P, CK_N	2	差分时钟输入。所有的地址、控制信号都是通过CK_t的上升沿与CK_c的下降沿进行采样的
CKF	1	时钟使能：CKE为高电平时，启动内部时钟信号、设备输入缓冲以及输出驱动单元。CKE低电平时则关闭上述单元。当CKE为低电平时，可使设备进入PRECHARGE POWER DOWN、SELF-REFRESH以及ACTIVE POWER DOWN模式。CKE与SELF REFRESH退出命令是同步的。在上电以及初始化序列过程中，VREFCA与VREF将变得稳定，并且在后续所有的操作过程中都要保持稳定，包括SELF REFRESH过程中。CKE必须在读写操作中保持稳定的高电平。在POWER DOWN过程中，除CK_t，CK_c，ODT以及CKE以外的所有输入缓冲都是关闭的。在SELF REFRESH过程中，除CKE以外的所有输入缓冲都是关闭的。在正时钟上升边沿采样。
CS_n	1	片选信号：当CS_n锁存为高电平时，所有的命令都被忽略。在正时钟上升边沿采样。
ODT	1	从DDR2 SDRAM时代开始新增的功能。其允许用户通过读写MR1寄存器，来控制DDR3 SDRAM中内部的终端电阻的连接或者断开
ACT_n	1	激活命令输入： ACT_n定义了与CS_n一起输入的激活命令。进入RAS_n/A16、CAS_n/A15和WE_n/A14的输入将被视为行地址A16、A15和A14
RESET_n	1	活动低异步复位：当RESET_n低时复位处于活动状态，当RESET_n高时处于非活动状态。在正常运行时，RESET_n必须值较高。RESET_n是一种CMOS轨道到轨道的信号，直流电的高低分别为VDD的80%和20%，
ALERT_n	1	警报：具有CRC错误标志、命令和地址奇偶校验错误标志等多个功能。如果CRC有错误，则Alert_n的时间间隔变低，返回到高。如果命令地址奇偶校验有错误，则Alert_n会下降较长时间，直到进行DRAM内部恢复事务完成。在连接性测试模式下，该引脚可作为输入端工作。是否使用这个信号取决于系统。如果没有作为信号连接，ALERT_n销必须绑定到VDD上
PAR	1	命令和地址奇偶输入： DDR4支持DRAM奇偶校验设置。一旦通过MR5中的寄存器启用，DRAM将使用ACT_n、RAS_n/A16、CAS_n/A15、WE_n/A14、BG0-BG1、BA0-BA1、A17-A0和C0-C2（3DS设备）计算奇偶校验。输入奇偶校验应保持在时钟的上升边缘，同时与CS_n LOW
TEN	1	连接测试模式启用：X16设备上需要，x4/x8上需要可选输入，密度等于或大于8Gb。这个引脚的高将使连接测试模式与其他引脚一起运行。它是一个CMOS轨道到铁路信号，交流高和低在80%和20%的VDD。是否使用此信号取决于系统。这个销可能是DRAM内部拉低通过一个弱下拉电阻到VSS。
CA_n	1	命令/地址输入信号。可作为地址线使用，也可作为命令代码使用，是命令代码的一部分。

VDD	10	Core供电：1.2V +/- 0.06V
VSS	7	Core地
VDDQ	10	I/O供电：1.2V +/- 0.06V
VSSQ	10	I/O地
VDDCA		CA供电
VSSCA		CA地
VPP	2	DRAM激活供电：2.5V（最小2.375V，最大2.75V）
VREF	1	参考电压
ZQ		驱动强度校准参考电阻

芯片引脚大概布局：

DDR PCB设计

DDR信号设计要求如下：

可以请参考官方的《RV1126_RV1109_Template》

表2-3 DDR3/DDR4/LPDDR4布局要求

参数	要求	备注
单端阻抗	50 Ohm ± 10%	同一组控制线或同一组数据线间的走线间距应大于走线宽度1.5倍(最好2倍以上)，而不同组间的信号线间距应大于走线宽度的2倍(最好3倍以上)。
差分阻抗	100 Ohm ± 10%	等差分信号线应尽量设计成紧耦合差分对，即差分对内间距应小于走线宽度。走线应对称，如同时改变线宽，同时打过孔等。对于时钟差分信号线，如有两个负载，则各分支线长度应尽量短且对称，每条分支线末端用 200 2 电阻进行并联端接。
DQ与DQS长度差(同组内)	≤ 30mil
DM与DQS长度差(同组内)	≤ 30mil
(命令/地址)与CLK长度差	≤ 60mil
DQS_P与DQS_N长度差(同组内)	≤ 12mil
CLK_P 与 CLK_N 长度差	≤ 12mil
DQS 与 CLK 长度差	≤ 900mil
不同组间距	≥ 2倍走线宽度
DQ到DQ间距(同组内)	≥ 2倍走线宽度
DQ到DQS间距(同组内)	建议 ≥ 3倍走线宽度至少是走线宽度的2倍
（命令/地址）到（命令/地址）的间距	≥ 2倍走线宽度
CLK到其他线的间距	建议 ≥ 3倍走线宽度至少是走线宽度的2倍
DQS最大对内偏差	1pS
DQ和DQS之间的最大偏差	5pS
BGA扇出	信号类	在扇出线区域，由于空间限制，不能满足走线宽度和间距要求时，可适当减小走线宽度及减小走线间距，但该扇出线长度应小于500mil。

表2-4 LPDDR3布局要求

参数	要求
单端阻抗	50 Ohm ± 10%
差分阻抗	100 Ohm ± 10%
DQ与DQS长度差(同组内)	≤ 30mil
DM与DQS长度差(同组内)	≤ 30mil
(命令/地址)与CLK长度差	≤ 30mil
DQS_P与DQS_N长度差(同组内)	≤ 12mil
CLK_P 与 CLK_N 长度差	≤ 12mil
DQS 与 CLK 长度差	≤ 900mil
不同组间距	≥ 2倍走线宽度
DQ到DQ间距(同组内)	≥ 2倍走线宽度
DQ到DQS间距(同组内)	建议 ≥ 3倍走线宽度至少是走线宽度的2倍
（命令/地址）到（命令/地址）的间距	≥ 2倍走线宽度
CLK到其他线的间距	建议 ≥ 3倍走线宽度至少是走线宽度的2倍

备注：

1. DQS：数据选通，为双向数据，当需要对DDR进行写入时，发送端为主控，接收端为DDR，中心与写入的数据DQ中心对齐，当需要对DDR进行数据的读出时，发送端为DDR，接受端为主控，中心与数据DQ边缘对齐（Bi-directional Data Strobe双向数据控制引脚）

2. DM：数据输入屏蔽，数据写入的时候，如果DM为高，将屏蔽写入，为输入信号，参考电平为VREFFCA；

3. DQ：数据线，对DDR的读写都是经过对DQ电平的写入，双向口，电平参考VREFFDQ；

4. Byte：原意为一个字节，就是8bit，内存中，8位为一组，Byte-to-byte 此处为一个组到另一个组。

        数据组：
        单端信号要求走50Ω±10%，差分信号走100Ω±10%，其中DQ、DM为单端信号，DQS为差分信号。
        DQS差分信号：走线宽度及差分线间距由PCB的叠层阻抗所决定
        DQ数据线：DQ的走线宽度由PCB的叠层阻抗决定，组内走线间距需要走2W原则（两走线中心点距离为2倍走线宽度）
        DQS和DQ走线间距：走线需要大于等于2W
        不同数据组之间的间距：走线需要大于等于2W
        DQS差分对之间最大延迟：1PS（1PS的延迟在PCB上大概对应6mil，所以我们要求差分对之间的等长控制在5Mil就一定不会出错）
        DQS与DQ的最大延迟：5PS(1PS的延迟在PCB上大概对应6mil，所以我们要求差分对之间的等长控制在30Mil以内）
        因为CLK与DQS之间的最大延迟可以接受为150ps，也就是每个数据组之间只要做到750mil内等长即可，但普遍控制在120mil以内
        数据信号组为8位为一个字节即为一组，但还需要包括DQS和DQM（DQ0-7，DQM，DQS）
        第二组信号为DQ8-DQ15，DQM，DQS。

总体设计思路：

        1.时序设计：LPDDR4的时序非常严格，需要设计符合时序要求的时钟、信号延迟和信号捕获等电路。在时钟设计方面，需要保证时钟的稳定性和准确性，以便能够正确地同步数据。在信号延迟和捕获设计方面，需要考虑信号传输的延迟，以及数据捕获时的噪声和时钟抖动等因素。
        2.电源和地设计：由于LPDDR4的工作电压较低，一般为1.1V或1.2V，因此需要设计稳定的电源和地电路，以保证内存的正常工作。在电源设计方面，需要考虑电源噪声和电源共模干扰等问题，而在地设计方面，则需要注意接地的稳定性和接地回路的设计。
        3.等长匹配设计：由于LPDDR4的时序要求非常严格，因此需要进行等长匹配设计，以保证信号在传输过程中的同步性。在等长匹配设计方面，需要考虑信号路径长度、信号捕获时间和时钟延迟等因素。
        4.信号完整性设计：由于LPDDR4的工作频率较高，信号完整性对内存性能的影响非常大。因此需要进行信号完整性设计，包括信号阻抗匹配、信号引脚布局和信号层次布局等方面。

信号组布线顺序

为了确保DDR接口最优化，DDR 的布线应该按照如下的顺序进行。

第一：功率、电阻网络中的无源元件引脚交换，如地址线、数据线、控制线、时钟等数据线中的串行端接电阻及排阻，通过交换引脚可以让布线顺利。
第二：是VTT 电源平面的规划和布线、VREF 的规划和布线。
第三：是时钟布线。
第四：是数据组信号线的布线，数据信号组的布线优先级是所有信号组中量高的，因为它工作在2倍时钟频率下，它的信号完整性要求是最高的。另外，数据信号组是所有这些信号组中占线最多的部分，也是最主要的走线长度匹配有要求的信号组。
第五：是地址和命令信号布线，地址、命令、控制和数据信号组都与时钟的走线有关。因此，系统中有效的时钟走线长度应该满足多种关系。应该建立系统时序的综合考虑，以确保所有这些关系都能够被满足。
第六：是VDDQ 或者 VDD 电源的布线。

EMMC

        eMMC的全称为“embedded Multi Media Card”，中文即: 嵌入式的多媒体存储卡。是由MMC协会所订立的、主要是针对手机或平板电脑等产品的内嵌式存储器标准规格。
        eMMC的一个明显优势是在封装中集成了一个控制器，它提供标准接口并管理闪存，eMMC利用的是它将主控制器、闪存颗粒整合到了一个小的BGA封装内。
        2015年前所有主流的智能手机和平板电脑都采用这种存储介质，多媒体存储卡在替代紧凑型闪存作为智能手机等移动设备的存储介质之后，就有新版本不断推出，速度也越来越快，eMMC 4.4的读取速度大约为104MB/s、eMMC 4.5则为200MB/s。而在2013年7月29日三星开始量产行业首款eMMC 5.0存储产品，其读取速度为400MB/s，而最新的eMMC 5.1规范来说，其理论带宽为600MB/s左右。

EMMC选型

RV11XX EMMC接口支持EMMC 4.51,并兼容4.41，控制器有如下特点：

与标准INAND接口兼容；
支持1-