锁相环技术原理及FPGA实现【5.7】

9.2.6 环路滤波器设计

        本书 7.1.4 节已经对环路滤波器的设计进行了讨论。本节主要讨论环路滤波器系数的设 计。有了前面各节的分析，环路滤波器系数 C C 1 2 、 的计算就比较简单了。

        对于一个乘数为常数的乘法运算来讲，我们可以采用工程上的近似处理方法。具体来讲，乘以系数 C1  0.0197 ，可以近似为 C1   0.0156 26 ，即采用对被乘数右移 6 比特位的 方法来近似处理，这样虽然会带来一定的误差，但将复杂的乘法运算瞬间转化为了简单的 移位运算。同样，对于乘以系数 C1  0.000218 ，可以近似为 C1   0.000244 212 ，即采用对 被乘数右移 12 比特的方法来近似处理。

9.3 锁相解调环的 Verilog 设计

9.3.1 顶层文件的 Verilog 设计

        经过前面的分析，接下来就可以采用 Verilog HDL 对 Costas 环进行设计实现。为便于阅 读理解，先给出顶层文件的程序清单，及综合后的 RTL 原理图，如图 9-7 所示。