数电基础（半导体存储器）

（2）RAM可以分为静态RAM（static random access memory SRAM）和动态RAM（dynamic random access memory DRAM）。SRAM中的存储单元相当于一个锁存器，有0，1两个稳态，SRAM只要保持通电，其内部所存储的数据就可以保持不变，而不需要进行周期性地刷新。DRAM则是利用电容器存储电荷来保存0或1的，因此需要定时对其进行刷新，否则需要定时对齐进行刷新，否则电容器中存储的电荷将逐渐消散。RAM一般用在需要频繁读写数据的场合，如计算机系统中的数据缓存

（3）目前，SRAM内部的存储元（存储1个二进制位的单元）一般采用多个金属氧化物半导体场效应晶体管MOSFET(Metal--Oxide-.Semiconductor Field-.Effect Transistor）来构建，MOSFET常简称为MOS管。

RAM的基本结构和输出

（1）静态RAM常称为SRAM，它由存储阵列、地址译码器和输入/输出控制电路三部分组成

（2）其中 $A_n$ ~ $A_{n-1}$ 是n根地址线， $I/O_0$ $\sim$ $I/O_{n-1}$ 是m根双向数据线，其容量为 $2^n\times m$ 位。 $\bar{O}\bar{E}$ 为输出使能信号， $\bar{W}\bar{E}$ 是写使能信号， $\bar{C}\bar{E}$ 为片选信号。只有在 $\bar{C}\bar{E}$ =0时，RAM才能进行正常读写操作，否则，三态缓冲门均为高阻，SRAM不工作。为降低功耗，一般SRAM中都设计有电源控制器，当片选信号 $\bar{C}\bar{E}$ 无效时，将降低SRAM内部的工作电压，使其处于微功耗状态。 $I/O$ 电路主要包含数据输入驱动电路和读出放大器，以使SRAM内外电平能更好地匹配

工作模式	$\bar{C}\bar{E}$	$\bar{W}\bar{E}$	$\bar{O}\bar{E}$	$I/O_0$ $\sim$ $I/O_{n-1}$
保持（微功耗）	1	x	x	高阻
读	0	1	0	数据输出
写	0	0	x	数据输入
输出无效	0	1	1	高阻

RAM的控制单元

SRAM的存储单元

（1）电源 $V_{DD}$ 通过负载管T3、T2不断为工作管T1或T3，提供电流，以保存信息因此功耗大。

（2）SRAM与ROM最主要的差别是存储单元，SRAM的存储单元是由锁存器构成的，因此它属于时序逻辑电路。在存储阵列第j列，第i行的存储单元结构示意图中。点画框中为六管SRAM存储单元，其中 $T_3$ 和 $T_4$ 、 $T_2$ 和 $T_1$ 构成两个CMOS反相器，交叉连接它们的输出与输入便成为基本双稳态电路（锁存器），用来存储1位二值数据。

（3） $X_i$ 为行译码器的输出， $Y_i$ 为列译码器的输出。 $T_5$ 、 $T_6$ 为本单元的控制门，由行选择线 $X_i$ 控制， $X_i$ =1， $T_5$ 、 $T_6$ 导通，锁存器与位选接通。 $X_i$ =0， $T_5$ 、 $T_6$ 截止，锁存器与位选隔离。 $T_7$ 、 $T_8$ 为一列存储单元公用的控制门，用控制线与连接线的状态，由列选择器 $Y_j$ 控制。显然当行选择线和列选择线均为高电平， $T_5\sim T_8$ 都导通，锁存器的数据线才与数据线接通，该单元才能通过数据线传送数据。因此，存储单元能够进行读/写操作的条件是，与它相连的行、列选择线均须呈高电平。

（4）由此可见，SRAM中数据由锁存器记忆，只要不断电，数据就能永久保存，在写入和读取数据时都是读取和写入Q和Q‘处的电平

4-2-1 静态随机存取存储器SRAM —— 存储元（无字幕版）_哔哩哔哩_bilibilihttps://www.bilibili.com/video/BV1Xb421H7DN/?spm_id_from=333.788&vd_source=195bd65089e0a59a3daa9222f1c3a6fd

其他存取方式的存储器

（1）FIFO一种称作先进先出（first in first out FIFO）的存储器也得到了广泛的应用。所谓的先进先出是先存入的数据也先被读出，不能随机存取。意味着FIFO的读写地址是按一定顺序变化。

（2）为了实现先进先出的读写功能，FIFO的数据写入端口和数据读出端口是分开的，并且没有地址输入端口。读写数据的地址是由FIFO内部的读地址指针计数器和写地址指针计数器来确定。读和写可以同时进行。写操作时，写控制信号有效时，输入端口的数据写入到由写指针指向的地址单元中，然后写指针计数器加1。

（3）当FIFO中的数据被读完后，表示空状态的输出信号有效。若写入FIFO中的数据没有被及时读出，可能会出现被写满的情况，此时表示满状态的输出信号有效。空和满状态信号为用户控制FIFO的读写提供了方便

同步SRAM

（1）同步SRAM（synchronous SRAM，SSRAM）的读写操作是在时钟脉冲节拍的控制下完成的，因此，同步SRAM最明显的标志是有时钟脉冲输入端。

（2）同步SRAM在电路内部增加了包括地址、数据、读写控制等各种输入信号的寄存器。除输出使能控制信号 $\overline{OE}$ 外，所有输入均在时钟脉冲CP的上升沿被取样，存入寄存器，读写过程的延时等待均被限制在时钟作用间隔内。

（3）同步SRAM具有的一个特点是从发（Burst，也译为突发）读写操作模式，由ADV控制。当ADV=1时，地址寄存器不再接收外部新地址而保持上一次存入的地址，接下来访问的地址由丛发控制逻辑中的计数器自行累加产生，这样便可以读/写多个连续地址的数据，而不占用地址总线。从发计数器的位数通常有1位、2位、3位等

（4）读操作时，在CP有效沿将存储阵列读出的数据保持在输出寄存器中，在下一个CP有效沿被送出

（5）写操作时，在CP有效沿取样到写信息后，在下一个CP沿将外部数据锁存到输入寄存器，并在读写控制逻辑信号控制下，将数据写入存储阵列中

（6）当ADV=0时，为一般模式读写，此时地址寄存器中的地址不受从发控制逻辑电路影响直接送至地址译码电路，按外部给定的地址进行读/写

1.2.2动态DRAM

DRAM的存储单元

（1）动态RAM也称为DRAM，其存储单元由一个MOS管和一个容量较小的电容器构成，动态SRAM利用电荷存储效应来存储数据0或1。当电容C充有电荷，呈现高电压时相当于存有1值，反之为0值。MOS管T相当于1个受行控制线的开关。

（2）由于电路中漏电流的存在，电容器上存储的数据电荷）不能长期保存，因此必须定期给电容补充电荷，以免存储数据丢失，这种操作称为刷新和再生。

（3）电容C上的电荷会逐渐泄露，数据1只能保存较短的时间。为避免数据丢失，必须定期采用
类似读操的方式对电容C补充电荷，称为刷新，这也是动态RAM(DRAM)得名的原因。

（4）写操作时，行选线X为高电平，T导通，电容器C与位线B连通。同时读写控制信号 $\bar{W}\bar{E}$ 为低电平，输入缓冲器被选通，数据 $D_1$ 经过缓冲器和位线写入存储单元。如果 $D_I$ 为1，则向电容器充电，反之电容器放电。未选通的缓冲器呈现高阻态

（5）读操作时，行选线X为高电平，T导通，电容器C与位线B连通。同时读写控制信号 $\bar{W}\bar{E}$ 为高电平，输出缓冲器/灵敏放大器被选通，C中存储的数据通过位线和缓冲器由 $D_0$ 输出。由于读出时会消耗C中的电荷，存储的数据被破坏，故每次读出后，必须及时对读出单元进行刷新，即此时刷新控制R也为高电平，则读出的数据又经刷新缓冲器和位线对电容器C进行刷新

1.2.3RAM的应用举例

LED阵列动态显示电路

（1）显示屏由8×32个LED构成，行线和列线电平交叉控制的交叉点上LED的亮和灭

（2）当更新控制信号 $\overline{NEW}$ =1时，电路处于动态显示工作状态。此时，数据更新控制电路直接将计数器的输出 $Q_4\sim Q_0$ 通过 $B_4\sim B_0$ 和 $Y_4\sim Y_0$ 送至RAM地址输入 $A_4\sim A_0$ ，即 $A_4\sim A_0$ = $Q_4\sim Q_0$ ；而且输出 $OT_7\sim OT_0$ 呈现高阻态。RAM则处于读操作状态，从由 $Q_4\sim Q_0$ 决定的地址单元读出8位数据，经过态驱动器驱动8根行线。与此同时，计数器的输出 $Q_4\sim Q_0$ 也通过5线-32线译码器使显示屏的1根列线为低电平，这样高电平与该低电平列线交叉点上的LED灯被点亮，而低电平行线与该列线交叉点上的LED则不亮，从而控制1列LED的显示

（3）显示屏要显示CALL时，计数器的 $Q_4\sim Q_0$ =00000时，需要从RAM中地址为00000的地址单元读出数据00111000，控制LED阵列的行线 $O_7$ 、 $O_6$ 、 $O_2$ 、 $O_1$ 、 $O_0$ 为低电平；而 $O_5$ 、 $O_4$ 、 $O_3$ 为高电平；同时， $Q_4\sim Q_0$ =00000使译码器的 $\bar{Y_0}$ =0，其他输出均为高电平，这样便点亮LED灯阵列 $O_5$ 、 $O_4$ 、 $O_3$ 行与 $\bar{Y_0}$ 列交叉点上的LED， $\bar{Y_0}$ 列上其他LED灯则是灭的，其余的列也是灭的。类似的，在下一个CP到来时，计数器加1使 $Q_4\sim Q_0$ =00001,则RAM中00001地址单元的数据被读出，该数据需为01111100，同时译码器的 $\bar{Y_1}$ =0，控制 $\bar{Y_1}$ 列的显示，即该列的 $O_6$ 、 $O_5$ 、 $O_4$ 、 $O_3$ $O_2$ 行亮。依次类推，在CP的作用下，显示屏自左向右进行逐行扫描。完成一屏扫描后，在下一个CP到来时，计数器 $Q_4\sim Q_0$ 由11111变为00000，开始下一屏扫描，如此循环往复

1.3只读存储器

1.3.1ROM的基本结构

基本分类

（1）半导体存储器可以分为两类：即只读存储器（read-only memoey ROM）和随机存储器（random access memory RAM 又称读写存储器）

（2）随机存储器RAM（Random -Access Memory)正常工作状态下，可随时快速的向存储
器里写入数据或从中读出数据。断电后数据丢失，不宜长期保存数据。

（3）ROM断电后，其中的数据不会消失，可以长久保存。根据是否允许用户对ROM写入数据，又可以将ROM分为固定ROM（掩模ROM）和可编程ROM（Programmable read-only memory PROM）。PROM又可分为一次可编程ROM（PROM），光可擦除可编程ROM（erasable Programmable read-only memory EPROM），电可擦除可编程ROM（electrical erasable Programmable read-only memory EEPROM）和闪存存储器（flash memory）。

基础概念

（1）存储器由存储阵列、地址译码器和输出控制器三部分组成

（2）存储阵列由许多存储单元，每个存储单元存放1位二值数据。通常存储单元排列成矩阵形式，且按一定位数进行编组，每次读出一组数据，这里的组称为字。一个字所含的位数称为字长，常以字数和字长的乘积表示存储器的容量（也称为密度）为了区别各个不同的字，给每个字赋予一个编号，称为地址，构成字的存储单元也称为地址单元。

（3）地址译码器将输入的地址译成相应的地址信号，从存储矩阵中选出相应的存储单元，并将其中的数据送到输出控制电路。地址单元的个数N和二进制地址码的位数n满足关系式N= $2^n$

（4）输出控制电路一般都包含三态缓冲器，以便与系统的数据总线连接。当有数据读出时，可以有足够的能力驱动数据总线；没有数据输出时，输出高阻态不会影响数据总线

工作原理

（1）存储阵列由字线和位线交叉处的二极管构成。该存储器由4个地址单元（4个字），字长为4位，容量为4×4位

（2）读操作时，如果给定地址码为 $A_1A_0$ =01，译码器的 $\bar{Y_0}\sim \bar{Y_3}$ 只有 $\bar{Y_1}$ 为低电平，则 $\bar{Y_1}$ 的字线和二级管的所有位线交叉处的二极管导通，使相应的位线变为低电平，而交叉处没有二极管的位线仍保持为高电平。此时若输出使能信号 $\bar{O}\bar{E}$ =0，则位线电平经缓冲器反相输出使 $D_3D_2D_1D_0$ =1101，因此ROM属于组合电路，给定一组输入地址便可得到一组输出内容

地址	内容
$A_1A_0$	$D_3D_2D_1D_0$
00	1011
01	1101
10	0100
11	1110

1.3.2二维译码和存储阵列

基本概念

（1）存储阵列由行选择线和列选择线交叉处的MOS管构成。当给定的地址码为 $A_7A_6A_5A_4A_3A_2A_1A_0$ =00010001， $A_7A_6A_5A_4$ 经译码器译码，输出 $Y_1$ 行线为高电平，则栅极与 $Y_1$ 相连的MOS管导通，使 $I_1$ 、 $I_{14}$ 的位线变位低电平；而交叉处未连接MOS管的位线仍保持高电平，如 $I_0$ 、 $I_{15}$ 仍为高电平。而此时地址码的低4位 $A_3A_2A_1A_0$ =0001，数据选择器选择 $I_1$ 位线输出，即 $D_0=I_1=0$ 。如果 $Y_1$ 行线和 $I_1$ 列线交叉处没有MOS管， $D_0=I_1=1$ 。一般数据选择器的输出 $D_0$ 还需经反相缓冲器再输出。

1.3.3ROM的应用实例

MX29F200C的简介

（1）MX29F200C是256K×8位/128K×16位的并行ROM Flash。采用5V电源工作电压，读取时间最短为70ns，读操作时工作电流小于40mA。图中 $V_{CC}$ 是工作电压， $\bar{O} \bar{E}$ 是输出使能信号， $\bar{W} \bar{E}$ 是读写控制信号， $\bar{C} \bar{E}$ 为片选信号， $\overline{RESET}$ 是复位控制信号， $\overline{BYTE}$ 为字（16位）/字节（8位）模式选择输入端。NC为空脚

读时序及时序图

（1）为了保证存储器准确无误地工作，加到存储器的地址和控制信号必须遵守规定时序要求。阴影部分表示不确定的状态

（2）读出过程如下（ $\overline{WE}$ =1）

（1）将地址加到存储器的地址输入端

（2）加入有效的片选信号

（3）使输出使能信号 $\overline{OE}$ 有效，经过一定延时后，有效数据出现在数据线上

（4）让片选信号 $\overline{CE}$ 或输出使能信号 $\overline{OE}$ 无效，经过一定延时后，数据线呈现高阻态，本次读出结束

（3） $T_{aa}$ 为地址存取时间，表示从地址信号加到存储器上到数据输出端有稳定的数据输出所需要时间。 $T_{ce}$ 为片选存取时间，表示从片选信号 $\overline{CE}$ 有效到数据稳定输出所需时间。 $T_{oe}$ 为输出使能时间，表示从输出使能信号 $\overline{OE}$ 有效到数据稳定所需时间。显然在进行读时间时，只有在地址、 $\overline{CE}$ 和 $\overline{OE}$ 均有效，且延时时间均满足 $T_{aa}$ 、 $T_{oe}$ 和 $T_{ce}$ 以后，被读单元的内容才能稳定出现在数据输出端。而当地址失效后，数据输出端上的数据保持 $T_{ch}$ 后才失效， $\overline{CE}$ 或 $\overline{OE}$ 失效后，经延时 $T_{df}$ （输出失效时间）后数据端呈现高阻态