Verilog利用$fdisplay命令往文件中写入数据

最近在做的事情是,用FPGA生成一些满足特定分布的序列。因此为了验证我生成的序列是否拥有预期的性质,我需要将生成的数据提取出来并且放到MATLAB中做数据分析。

但是网上的程序很乱,表示看不懂==其实特别简单的一个命令,不知道别人为什么搞那么复杂。

在testbench里面写的主要语句:

 

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integer  handle ;//定义后面要用到的变量
//...
//...
 
handle  = $ fopen ( "data.txt" );//打开文件
//...
//...
always #10 clk = ~clk;//定义时钟
always #20
begin
     $fdisplay( handle , "%d" ,rand_num);//写数据
     while (!rst_n) $ fclose ( handle );//关文件
end

主要步骤就是定义变量、打开文件、文件中写入数据以及最后的决定什么时候关闭文件。

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转载自blog.csdn.net/xs1326962515/article/details/80771999