一、用2片3-8 译码器拼接成4-16 译码器
1、3-8译码器功能表
2、实现原理图
采用两个3-8译码器上片为高八位，下片低八位。输入为INA、INB、INC、IND（由低到高位），EN=0。IND=0时,下片工作；IND=1时,上片工作；
3、仿真波形图
通过上述的仿真波形可以看到， 该流程中的仿真， 可以看到组合逻辑延迟造成的竞争与冒险。
二、用161计数器芯片设计M=12的计数器
1、161计数器功能表
2、实现原理图
输入为IN=0，EN=1。上电后，在CLK信号下，从0（0000）顺序计数到11（1011）时LDN脚变为0，计数又从0开始。在计数值为11的CLK周期，溢出信号OV输出一个高电平，其他周期OV信号输出0。
3、仿真波形图
三、用161计数器芯片设计M=20的计数器
1、实现原理图
本设计使用了两块161计数器同步级联，输入为IN=0,EN=1。当上片计数到15（00001111）时自动从0（00000000）开始从新计数，并在RCO输出高电平启动下片计数1次。上片计数到3（00000011）时，此时LDN=0，总共计数20次。在计数值为19的CLK周期，溢出信号OV输出一个高电平，其他周期OV信号输出0。
2、仿真波形图
通过以上实验，可以看到，使用FPGA芯片，可以把小规模数字逻辑时代的各种数字电路移植到FPGA芯片中， 并且这种设计方式， 相对制作电路实物再调试的方式， 更加有效率。编者水平有限，如有错误敬请广大读者指正。