一、概述
之前有专门的写过两篇博文来介绍基于 RICS-V 架构的单周期九条指令处理器设计，并提供了相关的代码结构介绍，之后我又对其进行了拓展，且修补了之前源码中存在的一些小问题，并将指令集从九条拓展至三十八条，基本以及完全覆盖了 RICS-V 的基本指令，并且对所有的三十八条指令都进行了仿真验证。
本着开源来帮助更多人的想法，继续开源三十八条指令的处理器设计，但因为这三十八条指令基本完全是基于前九条指令进行拓展，所以整体的代码结构并没有发生太大的变化，仅仅是添加了几个多路选择器和对部分组件的操作数进行了拓展，通过代码和相关资料的阅读完全可以梳理清楚，所以就不再对其进行详述了。并且已经在项目中提供了相关的 实验报告 和 操作数设计（位于项目目录下的 实验报告 文件夹中），大家自己对照就可以了。
同时需要注意的是，在使用的过程中需要将仿真文件 test_top_cpu.v 中的代码逻辑抽离出来单独作为一个 CPU 的顶层 Verilog 文件，因为我当时是为了仿真方便一些，所以没有单独抽离，并且当抽离后的顶层 CPU 的 Verilog 文件仅需提供时钟周期输入即可。
最后，解答一下之前博文的一些问题，首先当使用该 CPU 时，应将数据存储器中用于初始化数据的 data_mem.v 中的 data_rom.data 文件路径进行修改，并且当需要初始化数据存储器时，可将数据写入对应的 data_rom.data 文件中。相同的，对于指令存储器的文件对应的是 inst_rom.v ，且其对应的存储文件为 inst_rom.data ，因此在使用时也应当自行修改该文件的路径，否则无法正常运行。
对应的 38 条指令的仿真文档（含仿真数据和仿真结果）位于项目的 doc 目录下。
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二、相关博文
三、源码地址
