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2020-02-27
《读书笔记----1.演进式架构》
演进式架构一.背景二.软件架构定义三.适应度函数四.架构耦合五. 演进式架构的陷阱和发模式六.总结功数据库
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02-27 23:45
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《脚手架----1.git clone错误》
这里写自定义目录标题notepad++ SQL格式化插件新的改变功能快捷键合理的创建标题,有助于目录网络
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02-27 23:45
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《PG源码学习--3.查询语义分析》
一.背景说明数据库的一条普通的查询SQL,首先要通过查询编译,生成数据库识别的数据结构,然后数据库对数据库
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02-27 23:45
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《PG源码学习--2.查询语法分析》
一.背景说明数据库的一条普通的查询SQL,首先要通过查询编译,生成数据库识别的数据结构,然后数据库对
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02-27 23:44
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verilog和vhdl入门1-基于ise工程建立和时序仿真-二选一数据选择器
1.如何建立工程。(1)new project一堆…finish(2)点到project上右击new
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02-27 23:44
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python入门4——数组
数组有很多,在matlab种就有结构体,元胞等等。我也弄不太懂。主要就是结构体里面可以放不同类型的值
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02-27 23:44
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Verilog入门2-用ise做38译码器和仿真
学过数电应该都知道有38译码器这个东西就是通过3个输入端,控制8个输出端的状态。2.^3正好是8位。
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02-27 23:44
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vhdl入门2——ise制作一位全加器
Verilog入门3——制作全加器先写一下vhdl的,先做一个两输入或门,再做一个半加器,在连接形成
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02-27 23:43
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python入门5——数组,元组
python入门5——数组1.数组是可以比较大小的数组里面不是可以放不同类型的值嘛!那不同类型的值当Python
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02-27 23:43
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verilog入门3——计数器
这个程序的仿真是废了好大的劲主要原因就是用always #()产生时钟时序总是报错,或者在ism中没
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02-27 23:43
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vhdl入门3实现计数器
这几天事情有点多,参加了数学建模选的B题,然后没有更新。下边是之前那个vhdl计数器,之前没做起来,
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02-27 23:43
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初次用ise的ip和计数器
之前自己写了一个十进制计数器。其实ise有。然后就用counter ip核写一个计数器,输出位宽4位
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02-27 23:42
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Verilog入门5bcd10进制
`timescale 1ns / 1ps//////////////////////////////
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02-27 23:42
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vhdl入门6分频器
分频器的设计有两种思路,一种只适用于偶数次,另外一个是通用。1.首先,需要知道分频的次数。通过晶振算
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02-27 23:42
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vhdl7我学习得第一个fpga项目——倒计时显示
之前也编写过fpga程序,但是那都相当于一个子程序,我们知道fpga是模块化设计,自顶向下的构造。那
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02-27 23:42
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vhdl8三种方式实现38译码器
之前用连接符&做过38译码器,觉得有点复杂。这次换几个方法:1.when_else语句代码:
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02-27 23:41
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python入门3——函数
1.如何定义一个函数?def 函数名():功能结束!2.如何调用一个函数?函数名()结束!>&Python
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02-27 23:41
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python入门6——读取文档并修改新建
def save_file(dj,lili,count): &nb
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02-27 23:41
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vhdl入门8位全减器
课上写全减器,题看错了,还以为是用生成语句把两个半减器和一个与门连成一个全减器。现在一看,原来是先生
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02-27 23:41
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python--递归,汉诺塔
def fab(n): n1=1 n2=1 n3=1 if n <1:
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02-27 23:40
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