Tout d'abord, sur la base du standcell de flux de conception ASIC
Standcell bibliothèque est le soi-disant bibliothèque de cellules standard, se réfère principalement à un circuit numérique, un inverseur, une porte NAND, NOR porte, porte XOR, les composants de base de la bascule de Schmitt ou analogue.
Processus de conception sont:
modèle arithmétique (C / C ++ / Matlab) ---> RTL HDL VHDL / Verilog ---> NetlistVerilog ---> Disposition GDSII ---> Tape-Out
standcell library包含：NetlistVerilog和Layout GDSII
RTL HDL VHDL/Verilog--->NetlistVerilog 逻辑综合工具根据基本单元库的功能-时序模型，将行为级代码翻译成具体的电路实现结构
Netlist Verilog--->Layout GDSII 布局布线工具根据基本单元库的时序-几何模型，将电路单元布局布线成实际电路板图
Layout GDSII--->Tape-Out 对功能，时序，制造参数进行检查En second lieu, le processus de conception de circuits intégrés numériques
demande Marketing -> Architecture Spec .--> Arc / algorithme Émulation -> Conception Spec .--> RTL codage -> IP de codage de niveau RTL -> Simulation IP Niveau RTL -> Unité / puce Niveau RTL sur la simulation -> synthèse logique (synthèse logique) -> vérification formelle -> la STA (analyse temporelle statique) -> DFT (conception pour le test ) -> PR mise en page génération, placement automatique et routage -> horloge insertion d'arbre -> RDC / LVS -> Publier layout STA -> GDSII généré
dans le processus ci - dessus, les ingénieurs et les outils peuvent devoir être résumées dans le tableau suivant
| processus | ingénieur | travail | outil |
|---|---|---|---|
| Demande de marketing | - | - | - |
| Architecture Spec. | ingénieur Architecture | Top atchitect, spec fonction du projet | - |
| Arch / algorithme Emulation | Ingénieur algorithme | - | C / C ++ / Matlab |
| Spec Design. | - | L'exemple de conception | - |
| RTL codage | Ingénieur de conception RTL | - | VHDL / Verilog / Système réalisation Verilog |
| IP Niveau RTL codage | - | - | - |
| IP Niveau RTL codage | Ingénieur de vérification de niveau IP | vérification de niveau IP | Makefile; outil de simulation, Cadence: Incisive, Synopsys: VCS, Mentor: QuestaSim |
| Unité / puce simulation de niveau RTL | intégrer ingénieur | vérification du niveau de l'unité / de la puce (ingénieur de vérification puce complète) | - |
| Synthèse logique | Ingénieur de conception ASIC | vérification porte Niveau | Les outils logiques, Cadence: Genre, Synopsys: conception du compilateur |
| vérification formelle | Ingénieur ASIC conception Front-End | - | outils de vérification formelle, Cadence: enrobant, Synopsys: Formalité |
| STA (analyse temporelle statique) | Ingénieur ASIC conception Front-End | TCL Script | Outil d'analyse temporelle statique, Cadence: Tempus, Synopsys: PRME Temps |
| DFT (conception pour le test) | ingénieur DFT | Insérer un lien de la chaîne de tests | - |
| PR génération de mise en page, le placement automatique et routage | Ingénieur Conception physique | - | outil de routage automatique, Cadence: Innovus, Synopsys: IC compilateur |
| Horloge insertion d'arbre | - | - | - |
| RDC / LVS | - | - | Outil de vérification physique, Cadence: Diva / dracula, Synopsys: Hercules, Mentor: Calibre |
| Après la mise en page STA | - | - | - |
| Générer la GDSII finale | - | - | - |
| Retirer | - | - | - |
逻辑综合就是把设计实现的RTL代码映射到特定的工艺库，输出成门级网表Netlist
从功能上(STA是时序上)对综合后的网表进行验证。常用的就是等价性检查(Equivalence Check),以功能验证后的HDL设计为参考，对综合后的网表功能，他们是否在功能上存在等价性。
静态时序分析，主要在时序上对电路进行验证，检查电路是否存在建立时间，保持时间的违例conception et back-end design frontal
前端设计（RTL to Netlist）
RTL(Register Transfer Level)利用引荐描叙语言对电路以寄存器之间的传输进行描述
逻辑综合：将RTL级设计中所得的程序代码翻译成实际电路的各种元器件以及他们的连接关系，用一张图来表示成为网表(Netlist)
STA(static timing analysis,静态时序分析)，套用特定的时序模型，针对电路分析是否违反给定的时序限制
后端设计（Netlist to Layout）
APR(自动布局布线)-->Extract RC（提取延时信息）-->DRC(设计规则检查)-->LVS（版图电路一致性检查）processus de conception VLSI
