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그는 자세히 볼 수 있습니다 전에 클럭 도메인에서 전송하는 방법은, 커밍스의 논문 (부록 참조) 또한 다른 사람들이 생각하고, 인터넷에서 크로스 클럭 도메인에 뭔가 얘기를 읽고 자신의 논문뿐만 아니라, 훌륭한 세부 사항에 말들이 그 완전히 허위 작성 클럭 도메인, 인터뷰를 통해 기본적인 방법을 마스터 한하지만, 클럭 도메인 교차 문제 무지의 두 얼굴 AI 칩 회사에 며칠 전에 다시 한번 물론, 전체 인터뷰 과정이 일시 중단 또는 구타했다 무지 힘.
문제는 다음과 대향 APB IP 인터페이스, 데이터를 기록 할 수있는 CPU의 제어 카운터 (10) 또는 (5) 임의의 수 등을 기술하지만, 기록 데이터 및 클록 카운터 수신 데이터가 비동기 원하는 최대 스위칭 카운터가 현재 카운트 단부는 새로운 값 (5) (6)에 계수 (10)의 최대 값으로, 전환 할 때, 특정 인터페이스 APB에 따른 방법이 기능을 달성한다 교체 10 후 5 간주되어야 방법에 대해 신호가 주어?
1. 방법
그는 내가 악수를 사용하지만, 핸드 쉐이크를 통해 해결 될 것으로 생각되었다 말을 감히하지 않지만, 지금은 CPU가 데이터 신호로 포장 유효의 비트를 쓸 수 있습니다 생각, 그에게 판매 할 수있는 만족스러운 해결책을 제공하지 않았다는 것을 제안하는 경우 데이터 유효 신호가하도록, 제 PWDATA 상 유효한 효과 IP 카운터 샘플링 된 데이터 기록 및 저장된 전류를 다음 클록 사이클 다른 데이터 비트는 CPU 기록 데이터를 기록하는 최상위 비트이다 새로운 카운트 값을 카운트로드의 단부는, 그 후 카운터 prdata 통해 상기 CPU에 대한 응답 신호를 전송 IP.
2. 분석
는 CPU PWDATA에 데이터를 시작으로, 데이터는 가장 안정한 PWDATA 유효 풀링된다, 2로 IP 레지스터 샘플링 카운터 유효 신호는 빌리티 샘플링, 샘플 0이 발생할 수 있지만,이 기능에 영향을 미치지 않는다 하지만 샘플링 기간 만 지연됩니다. 이어서 카운트 종료 후 현재로드 된 새로운 카운트 값까지 보존 새의 카운터의 카운트 값. 그런 다음 prdata를 통해 CPU에 대한 대답.
이 경우에는 원하는 기능을 달성하는 것으로 보인다.
충수
설계 MultiAsynchronous 시계 디자인 1. 합성 및 스크립팅 기술
비동기 FIFO 디자인 2. 시뮬레이션 및 합성 기술
비동기 포인터 비교와 비동기 FIFO 디자인 3. 시뮬레이션 및 합성 기술