프로그램 VHDL의 기본 구조

(1) LIBRARY 문 및 PACHAGE 부분

      작업 : 라이브러리 (도서관)이 미리 컴파일 된 프로그램 (패키지)를 저장하는 데 사용되는, 데이터 패키지 어셈블리, 논리 연산 및 구성 요소를 정의합니다. 주로 상수 선언, 데이터 유형, 요소 및 서브 시스템의 물리적 설계 등에 이용된다.

     형식을 사용하여 LIBRARY 라이브러리 이름을;

         . 라이브러리 이름 패키지 이름 .ALL을 사용;

예를 들면 : LIBRARY IEEE;

               사용 IEEE.STD_LOGIC_1164.ALL;

     (2) 정의 ENTITY

      작업 : 설계 입력 / 출력 포트의 정의, 즉, 회로의 모양, 즉, I / O 유형 및 포맷을 사용하여 인터페이스의 개수 :

     형식 :

              는 IS의 ENTITY 개체 이름

             포트 (포트 : 포트 모드 데이터 유형;

       ........

                    포트 이름 : 포트 모드 데이터 유형;

    )

    END 엔티티 이름;

예 :     

ENTITY MUX41A는 IS
PORT (:, STD_LOGIC IN A, B, C, D, S0, S1, S2, S3
Y : OUT STD_LOGIC);
END ENTITY MUX41A;

(3) 정의 ARCHITECTURE

    역할 : 구현 정의 엔티티. 즉 즉 회로 기능을 실현하기위한 회로 또는 어떤 동작을 설명한다.

형식을 사용 :

 단체명의 건축 구조 이름은

시작       

     설명 문;

최종 구조 명;

예를 들면 :

MUX41A ARCHITECTURE OF BHV는 IS
SIGNAL S : STD_LOGIC_VECTOR (0 DOWNTO 3);
BEGIN
S를 <= S3 및 S2 및 S1 및 S0;
Y <= A WHEN S = "1110"ELSE
B WHEN S = "1101"ELSE
C WHEN S = "1011"ELSE
D WHEN S = "0111"ELSE
'1';
END BHV;