Verilog中已有一些建立好的逻辑门和开关的模型。在所涉及的模块中，可通过实例引用这些门与开关模型，从而对模块进行结构化的描述。
逻辑门:
and (output,input,…)
nand (output,input,…)
or (output,input,…)
nor (output,input,…)
xor (output,input,…)
xnor (output,input,…)
缓冲器和与非门
buf (output,…,input)
not (output,…,input)
三态门：
bufif0 (output,input,enable)
bufif1 (output,input,enable)
notif0 (output,input,enable)
notif1 (output,input,enable)
MOS开关
nmos (output,input,enable)
pmos (output,input,enable)
rnmos (output,input,enable)
rpmos (output,input,enable)
CMOS开关
cmos (output,input,Nenable,Penable)
rcmos (output,input,Nenable,Penable)
双向开关：
tran (inout,inout2)
rtran (inout,inout2)
双向可控开关
tranif0 (inout1,inout2,control)
tranif1 (inout1,inout2,control)
rtranif0 (inout1,inout2,control)
rtranif1 (inout1,inout2,control)
上拉源和下拉源
pullup (output)
pulldown (output)
