数字电子技术基础5——锁存器与触发器

Chapter5 锁存器与触发器

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5.1 基本双稳态电路

一、双稳态电路

• 具有0 、1 两种逻辑状态， 一旦进入其中一种状态，就能长期保持不变的单元电路，称为双稳态存储电路，简称双稳态电路。

1. 最基本的双稳态电路

将两个非门G₁和G₂接成如图图1所示的交叉耦合形式，则构成最基本的双稳态电路。

**解释：**所示电路的逻辑关系可知， 若 Q = 0 , 经非门 G₂ 反相，则 Q’ = 1 。Q’ 反馈到 G₁ 输入端，又保证了 Q = 0 。由于两个非门首尾相接的逻辑锁定，因而电路能自行保持在 Q = 0 、Q’ = 1 的状态，形成第一种稳定状态。反之，若 Q = 1 、Q’ = 0 , 则形成第二种稳定状态。在两种稳定状态中，输出端 Q 和 Q’ 总是逻辑互补的。可以定义Q = 0 为整个电路的0 状态， Q = 1 则是1状态。电路进入其中任意一种逻辑状态都能长期保持下去， 并可以通过Q 端双稳态电路电平检测出来，因此，它具有存储1 位二进制数据的功能。

该双稳态电路的功能极不完备。在接通电源后，它可能随机进入0 状态或1 状态，因为没有控制机构，所以也无法在运行中改变和控制它的状态，从而不能作为存储电路使用。但是，该电路是各种锁存器、触发器等存储单元的基础。

5.2 SR锁存器

• 锁存器(Latch) 是一种对脉冲电平敏感的双稳态电路，它具有0 和1 两个稳定状态， 一旦状态被确定， 就能自行保持， 直到有外部特定输入脉冲电平作用在电路一定位置时，才有可能改变状态。这种特性可以用千置入和存储1位二进制数据。首先讨论SR 锁存器。

一、基本SR锁存器的工作原理

• 首先我们讨论高电平有效的S-R寄存器

1️⃣ S = R = 0

S、R两信号对输出 Q、Q’ 不起作用，电路状态保持不变，功能与最基本双稳态电路相同,因此可存储1位二进制数

2️⃣ S = 0、R = 1

对于或非门而言， S = 0 不会影响G₂的输出状态，而 R = 1 作用于G₁ 则不然，所以必须首先确定 G₁ 输出端 Q 的状态。Q = 0 ，该信号再反馈到 G₂ 输入端，于是得：Q’ = 1. 根据定义，锁存器现在状态为 0

3️⃣​ S = 1、R = 0

电路是对称的， S = 1 、R = 0 将首先使 Q’ = 0 ,继而 Q = 1 , 锁存器置1 。S 端称为置位（ 或置1 ) 输入端。当S= 1 信号消失，同样可使锁存器的 1 状态得以保持。

4️⃣ S = R = 1

无论 Q 和 Q’ 原来是什么状态， S = R = 1 将强制 Q = 0 , Q’ = 0 , 锁存器处在既非1, 又非 0 的非定义状态。若S 和R 同时回到 0 , 则无法确定锁存器将落入1 状态还是 0 状态。由于电路存在制造误差， G₁ 、G₂ 两门的延迟时间总是有微小差别，若 G₁ 的延迟时间稍短，在S 和R 同时跳变到 0 时， Q 端会抢先跳变为1，迫使 Q = **0 **；反之，若 G₂ 延迟时间稍短， 锁存器则进入0 状态。所以，实际的电路在这种情况下总是倒向电路设计者无法预知的一个固定状态。为保证锁存器始终工作于定义状态，输入信号应遵守 SR = 0 的约束条件，也就是说不允许 S = R = 1 。

S	R	Q	Q’	功能
0	0	不变	不变	保持
0	1	0	1	置0
1	0	1	0	置1
1	1	0	0	非定义状态

• 然后我们讨论低电平有效的S’-R’寄存器(下图所示两个锁存器等价【负或门等价所存器】)

S’	R’	Q	Q’	注释
1	1	不变	不变	保持
0	1	1	0	置位0
1	0	0	1	置位1
0	0	1	1	无效

因此工作时应当受到S’ + R’ = (SR)’ = 1 的条件约束，即同样应遵守SR = 0 的约束条件。

二、基本SR锁存器的动态特性

• 电路的两个或非门在工作时都存在一定的传输延迟，当输入信号S 或R 变为高电平后，输出信号Q 和 Q‘ 需要经过一定延迟才会产生变化。这种延迟有时会影响到被其驱动的后续电路的动作，可能造成错误的逻辑输出或出现工作不稳定的悄况。此外，为保证锁存器状态可靠转换，对输入信号也需要有一定的时间要求.
• 定时图：
• 

1️⃣传输延迟时间t_pLH和t_pHL

当置1信号S上升为高电平时，需要一定的传输延迟时间t_pLH之后， Q端才转换为高电平。同样，置0信号R作用于电路，Q 端电平也经一定的传输延迟时间t才变化为0 。Q’端的变化相对于输入信号S 或R 的变化也存在一定的传输延迟。这里， 把t_pLH和t_pHL定义为基本SR 锁存器的传输延迟时间。对于具体电路，由于信号通过的路径不同， t_pLH和t_pHL一般不完全相等。

2️⃣脉冲宽度t_w

基本SR 锁存器工作时．必须保证S 和R 的高电平脉冲宽度不小于某一最小值t_W。例如上图中的t_W1和t_W2均满足要求，从而电路能可靠地实现翻转。如果加在S或R端的脉冲宽度过窄，如上图所示宽度为t_W3的窄脉冲，在Q 端电压尚未越过逻辑阈值电平时， S 端的高电平就被撤除，电路可能又回到原来的状态，或者使Q 的最终状态不能确定。所以基本S R 锁存器应用中要求输入信号S 和R 的脉冲宽度必须不小于一个最低限值t_W才能保证在S 或R 脉冲作用之后有确定的状态。

三、基本SR锁存器的应用

• 基本SR 锁存器可以应用于数字系统中某些特定标志的设置。例如，当某种预设逻辑条件具备时，电路可以通过S 端将基本SR 锁存器置I , 标志预设事件已经发生；而当另一种相悖的预设逻辑条件满足时，则可通过R 端将其置0 。

• 运用基本SR 锁存器消除机械开关触点抖动引起的脉冲输出。

下图是是解决机械开关抖动现象的一种硬件方案，它利用基本S R 锁存器的存储作用
消除开关触点振动所产生的影响，称为去抖动电路。

上图表示单刀双掷开关S由B拨向A, 然后又拨回B 的过程。初始时， 开关S 的动触点与B 点接通，锁存器的状态为0 。在开关S 拨向A, 动触点脱离B 点瞬间产生的抖动， 并不影响锁存器的状态。在动触点悬空瞬间， S’ = R’ = 1，Q 仍维持为0 。当它第一次触碰A 点时，便使 S’ = 0 , Q 端状态立即翻转为1 。此后， 即使触点抖动，使 S’ 端再次出现高、低电平的跳变，也不会改变Q = 1 的状态。由于电路是对称的，开关由A 拨向B 与前述的情况类似。于是得到Q 端波形，

四、门控SR锁存器

1️⃣门控SR 锁存器的逻辑功能

在基本SR 锁存器输入端增加了一对逻辑门G₃、G₄, 用使能信号E 控制锁存器在某一指定时刻，根据S 、R 输入信号确定输出状态。这种锁存器称为门控SR锁存器。通过控制E 端电平，可以实现多个锁存器同步的数据锁存。

• 当E= 0 时， Q₃ =Q₄ = 0 ，S 、R 端的逻辑状态不会影响到锁存器的状态； 当 E = 1时， S 、R 端的信号被传送到基本SR 锁存器的输入端，从而可确定Q 和 Q’ 端的状态，其功能一致。若E= 1 时输入信号S =R= 1 , 则Q = Q’ = 0 , 锁存器将处于非定义的逻辑状态。当E 恢复为 0 时，由于Q₃、Q₄同时回到0 , 将不能确定锁存器的状态。因此，应用这种锁存器必须更严格地遵守 SR = 0 的约束条件。由于约束条件造成的应用限制，因而很少有独立的门控SR 锁存器产品。但是， 在许多中、大规模集成电路中时常应用这种锁存器，或用它构成触发器或存储器。所以， S R 锁存器仍是重要的基本逻辑单元。

• 所示是门控SR 锁存器的逻辑符号。其方框内用C1和1R 、1S 表达内部逻辑之间的关联关系。C 表示这种关联属于控制类型，其后缀用标识序号" 1 " 表示该输入的逻辑状态对所有以" 1 " 作为前缀的输入起控制作用。这里因置位和复位输入均受C l 的控制， 故S 和R 之前分别以标识序号" 1 " 作为前缀。

2️⃣CMOS集成电路中的门控SR锁存器

在集成电路中， 往往根据具体条件， 尽量应用简化电路Q来实现所要求的逻辑功能。例如，下图所示是一种CMOS 集成电路中常用的门控SR 锁存器晶体管级电路，它仅用6 个NMOS 管和2 个PMOS 管便实现了两个与门和两个或非门的逻辑功能，而没有使用标准CMOS 门电路，从而省却了一些PMOS 晶体管。由于一般CMOS 与或非门中的PMOS 管占据芯片的面积远大于相应的NMOS 管所以电路的简化有效缩小了锁存器在集成电路芯片中所占的空间。在正常逻辑状态下， 该电路只在状态转换瞬间存在一定的工作电流，静态功耗极微。但需要注意， 如果在E = 1 的同时S = R = 1 , 则T_1T3_和T5~~T₇ 均处于导通状态，将使电路功耗剧增。因此，在集成电路结构
设计时就必须考虑到严格遵守 SR = 0 的约束条件，保证在任何时候都不出现S=R= 1 的情况。

• 所示电路不是用标准逻辑门电路构成的，所以在考虑它的动态特性时，按与门和或非门去逐级累加计算传输延迟时间是脱离实际的。应用中， 一般通过查阅芯片的数据手册直接了解相关参数。

5.3 D锁存器

一、D 锁存器的电路结构

与S R 锁存器不同， D 锁存器在工作中不存在非定义状态，因而得到广泛应用。目前， CMOS集成电路主要采用传输门控D 锁存器和逻辑门控D 锁存器两种电路结构形式，特别是前者电路结构简单、在芯片中占用面积小而更受青眯。

1️⃣传输门控D锁存器

双稳态电路中插入两个传输门T_G1 和T_G2,构成传输门控D锁存器

• 两输入端：使能端E 和数据输入端D

• E = 1时，C’ = 0, C = 1, TG₁导通，TG₂断开，输入数据D 经G₁、G₂两个非门，使Q = D ，Q’ = D’ 。显然，这时Q 端跟随输入信号D 的变化

• E = 0 时， C’ = 1 , C = 0 , TG₁ 断开， TG₂ 导通，原理与最基本双稳态电路相同由于G₁ 、G₂输入端存在的分布电容对逻辑电平有暂短的保持作用， 在两个传输门状态转换瞬间并不影响电路的输出状态。之后，电路将被锁定在E 信号由1变0 前瞬间D 信号所确定的状态，在E= 0 的条件下可保持锁存器状态不变， 使1 位二进制数据得以存储。

E	D	Q	Q’	功能
0	X	不变	不变	保持
1	0	0	1	置1
1	1	1	0	置0

由于这种锁存器在E=l 时Q 端可跟随D 端的逻辑状态变化， 故又称为透明锁存器。

2️⃣逻辑门控D锁存器

所示为逻辑门控D 锁存器的逻辑电路，它在门控SR 锁存器的S 和R 输入端之间连接了一个非门G₅, 从而保证了S R=O 的约束条件，消除了可能出现的非定义状态

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由于它的逻辑功能与传输门控D 锁存器完全相同，所以逻辑符号亦相同。

二、典型的D锁存器集成电路

1️⃣74HC/ HCT373

• 核心电路是8个如下图所示的传输门控D锁存器。8个锁存器共用同一对互补的传输门控制信号C和C’,这对信号又由锁存使能信号LE 所驱动
• 当LE 为高电平时，允许各D 锁存韶的输出跟随相应输入信号的变化； LE 为低电平时则保持状态不变。
• 8 个D 锁存器输出端都带有三态门，当输出三态门使能信号(OE)'为低电平时，三态门有效，输出锁存的信号；当面；为高电平时，输出处于高阻状态。这种三态输出电路，一方面提高了对负载的驱动能力，在锁存器与输出负载之间起到隔离作用，避免因负载变化而影响锁存器的动态特性；更重要的是使74HC / HCT373 可以方便地应用于微处理机或计算机的总线传输电路。

2️⃣74LVC32373A

芯片中集成了32 个三态输出的D 锁存器，它们分为4 组，每一组的逻辑功能都相当于一个74H C3 7 3, 各组间既可同步工作，又可独立运行，异步工作。这种结构给芯片的总线应用带来很大的灵活性。除此之外， 一般还能找到1 6 位、20 位等“宽总线" D 锁存器集成电路产品，以适用于不同总线宽度的微处理机系统。

3️⃣74LVC1G373

如下图所示为“小逻辑”锁存器74LVC1G373的内部逻辑图，它的封装中只有一路D锁存器，其逻辑功能只相当千74HC373 中的一个通道。

三、D锁存器的动态特性

1️⃣传输延迟时间t_pd

对于D 锁存器则是指D 信号和E 信号共同作用后， Q（或Q’ ) 端响应的延迟时间

对于CMOS 集成电路，因为输出信号对各输入信号的延迟相差不多，有时统一以t_pHL和t_pLH表达，更经常的是取平均传输延迟时间： t_pd = (t_pLH + t_pHL) /2 。

2️⃣建立时间t_SU

信号D 的逻辑电平必须在使能信号E 下降沿到来之前建立起来，才能保证正确地锁存。t_SU表示D 信号对E 下降沿的最少时间提前量。

3️⃣保持时间t_H

在E 电平下降后， D 信号不允许立即撤除，否则不能确保数据的锁存。t_H 表示D 信号电平在E 电平下降后需要继续保持的最少时间。

4️⃣脉冲宽度t_W

5.4 触发器的电路结构和工作原理

• 对时钟脉冲边沿敏感的状态更新称为触发， 具有触发工作特性的存储单元称为触发器。电路结构不同的触发器对时钟脉冲的敏感边沿可能不同，分为上升沿触发和下降沿触发。本书以CP (Clock Pulse) 命名上升沿触发的时钟信号

• 目前应用的触发器主要有三种电路结构： 主从触发器、维待阻塞触发器和利用传输延迟的触发器。由于CMOS 主从结构的D 触发器在芯片上占用的面积最小，逻辑设计方法也较简单，在大规模CMOS 集成电路，特别是可编程逻辑器件（如CPLD 、FPGA) 和专用集成电路(ASIC) 中得到普遍应用，因而在目前的工程实践中也会更多地面对这种D 触发器。下面重点讨论CMOS 主从D 触发器。

一、主从D 触发器的电路结构和工作原理

D锁存器级联， 则构成典型的CMOS主从D触发器

可见，从锁存器在工作中是跟随主锁存器的状态变化的，触发器因之冠名主从(Mast er-Slave) 。它的状态转换发生在CP 信号上升沿到来后的瞬间，输出状态由CP 信号上升沿到达前瞬间的数据信号D 所决定，从功能上考虑称为D 触发器。如果以Qⁿ⁺¹表示CP 信号上升沿到达后触发器的状态，则D 触发器的特性可以用下式来表达
$$Q^{n+1}=D$$
该式称为D 触发器的特性方程。它反映了触发器在时钟信号作用后的状态与此前输入信号D的关系。

二、典型的主从D 触发器集成电路

1. 74HC/HCT74

• 由图可见， 触发器的所有输入、输出都设置了缓冲电路，这些措施提高了电路工作的稳定性。为了避免CP 脉冲上升沿或下降沿在跨越闹值电平时的噪声引发触发器的误触发， 电路在CP 输入端特别增置了施密特反相器，以提高抗干扰能力

• 图中方框内侧的" > "符号表示电路对CP 信号的脉冲边沿敏感，C1和C2 分别关联控制着1D 和2D 。

• 符号" 向上的箭头"表示CP 脉冲上升沿触发，Qⁿ⁺¹ 和Qⁿ⁺¹’ 分别为CP 脉冲上升沿到达后Q 和Q’ 端的状态。

其中， 当S_D’和R_D’均为低电平时，输出Q 和Q’ 均为高电平，若S_D’和R_D’同时恢复高电平， 则不能确定触发器此后的状态，因而S_D’R_D’=0 ( 即S_D+R_D’= 1 ) 仍为约束条件。

2. 74LVC1G79

三、主从D触发器的动态特性

1️⃣传输延迟时间t_pd

2️⃣建立时间t_SU

3️⃣保持时间t_H

4️⃣触发脉冲宽度t_W

为保证可靠触发，要求时钟脉冲CP 的宽度不小于t_W 以保证内部门电路有足够的时间实现正确的翻转。

5️⃣最高时钟频率f_cmax

触发器所能响应的时钟脉冲CP 的最高频率:
$$fcmax=1/Tcmin$$

四、其他电路结构的触发器

1. 维持阻塞触发器

该触发器由6 个与非门构成，其中，G₁、G₂、G₃、G₄响应外部输入信号D和时钟信号CP，所产生的S’和R’信号控制由G₅、G₆构成的基本S’R’锁存器的状态，也就是整个触发器的状态。

2. 利用传输延迟的触发器

一种利用传输延迟实现的JK 触发器电路结构由G₁₁、G₁₂、G₁₃和G₂₁、G₂₂、G₂₃构成两个与或非门，它们交叉耦合进一步构成SR 锁存器作为触发器的输出电路，而与非门G₃和G₄则构成触发器的输入电路接收输入信号j 、K 。另外，在集成电路的工艺上保证G₃和G₄门的传输延迟时间大于SR 锁存器的翻转时间。

五、触发器的逻辑功能

触发器在每次时钟触发沿到来之前的状态称为现态，之后的状态称为次态。所谓触发器的逻辑功能，是指以输入信号和现态为变量，以次态为函数的逻辑关系，可以用特性表、特性方程或状态图来描述这种关系。按照触发器的逻辑功能，通常分为D 触发器、JK 触发器、T 触发器和SR 触发器等几种不同类型。

1. D触发器

(1)特性表

以输入信号和触发器的现态为变量，以次态为函数，描述它们之间逻辑关系的真值表称为触发器的特性表。

D	$$Q^n$$	$$Q^{n+1}$$
0	0	0
0	1	0
1	0	1
1	1	1

(2)特性方程

$$Q^{n+1}=D$$

(3)状态图

图中， 圆图内为触发器的状态Q, 分别标示为0 和1 的两个圆圈代表了触发器的两个状态； 4 根带箭头的方向线表示状态转换的方向，分别对应特性表中的4 行，方向线的起点为触发器的现态Qⁿ,箭头指向相应的次态Qⁿ⁺¹ ; 方向线旁边标出了状态转换的条件， 即输入信号D 的逻辑值。

由特性表、特性方程或状态图均可看出，当D=O 时，D 触发器的下一状态将被置O ( Qⁿ⁺¹ =0 ) ; 当D=1时，将被置1 (Qⁿ⁺¹=1 ) 。在时钟脉冲的两个触发沿之间，触发器状态保持不变， 即存储1 位二进制数据。

2. JK触发器

(1)特性表

(2)特性方程

$$Q^{n+1}=J\overline{Q^n}+\overline{K}{Q}^n$$

(3)状态图

与D 触发器的状态图在形式上的差别是它有两个输入变鼓，所以每根方向线旁都标
有两个逻辑值，分别为j 、K 的值。可以注意到，在每一个转换方向上， J , K 中总有一个是无关变量。

由特性表、特性方程或状态图均可看出，当D=O 时，D 触发器的下一状态将被置O ( Qⁿ⁺¹ =0 ) ; 当D=1时，将被置1 (Qⁿ⁺¹=1 ) 。在时钟脉冲的两个触发沿之间，触发器状态保持不变， 即存储1 位二进制数据。所以， 状态图中的4 根方向线实际对应表中8 行。

3. T触发器

在某些应用中，需要对上述计数功能进行控制；当控制信号T =1 时，每来一个CP ( 或$\overline{CP}$ ) 脉冲，它的状态翻转一次； 而当T = O 时， 则不对CP ( 或$\overline{CP}$) 信号作出响应而保持状态不变。具备这种逻辑功能的触发器称为T ( Toggle) 触发器。

(1)特性表

T	$$Q^n$$	$$Q^{n+1}$$
0	0	0
0	1	1
1	0	1
1	1	0

(2)特性方程

$$Q^{n+1}=T\overline{Q^n}+\overline{T}{Q}^n$$

(3)状态图

T=1 时为翻转状态， $Q^{n+1}=\overline{Q^n}$； T=0 时为保持状态，$Q^{n+1}=Q^n$

如果令 $J=K=T$ , 则两式等效。事实上只要将.J K 触发器的J 、K 端连接在一起作为T 输入端， 就可实现T 触发器的功能， 因此，在小规模集成触发器产品中没有专门的T触发器． 如果有需要，可用其他功能的触发器转换。

(4)T’触发器

当T 触发器的T 输入端固定接高电平时（即T ≡ 1 ) ,则为：
$$Q^{n+1}=\overline{Q^n}$$
也就是说，时钟脉冲每作用一次，触发器翻转一次。这种牡定的T 触发器常在集成电路内部逻辑图中出现，其输入只有时， 钟信号，有时称为T ’ 触发器。

4. SR触发器

5. D触发器逻辑功能的转换