verilog扰码器设计及仿真

本设计使用verilog语言实现扰码器设计与仿真

本工程在quartusII下实现并在modelsim下进行仿真

设计中包括加扰器和解扰器模块、仿真测试模块等.

下面是工程截图：

下面是modelsim仿真截图：

仿真代码部分可以自己设计更改，输出也会不同。