Cadence allegro 17.4 Editor设计入门可能遇到的问题
写一下从第一步开始的每个步骤所遇到问题或者BUG吧
（暂不涉及原理图）
首先从原理图的网表开始吧，原理图画好之后可以生成网表到文件夹，暂时叫他allegro（默认名字）吧。
然后到Editor了，打开软件，新建一个工程文件，然后使用向导新建工程，在向导里面可以设置很多东西，比如最小线宽、最小线距、封装元件的距离等，还有板子的大小、布局布线的区域限制等。
向导设置完之后，就会出现3个线框（有可能会出现两个），如果是两个线框的话，你可能没有设置布线或者布局区域或者是布线布局区域隔板框的距离相同导致重叠，可以通过移动板框和布线布局区域来验证是哪方面的问题。
板框与各区域的问题解决之后，有些的可能会要对板框进行改动，比如要设置斜角或者圆角板框，这时候就要进行倒角了。
如果你是自己画的板框，那么可以直接设置，否则的话需要自己去修改板框属性，向导生成的板框属性不能直接被设置倒角，记住！！！上图在这个选项后面有chamfer和fillet两个选项，chamfer是用来设置斜角板框的，就像板子的角被剪了一刀一样，在OPTION的设置里面有距离和斜角的角度可以设置；fillet就是设置圆形倒角的，Option中能设置倒角的弧度。
如果你不是自己绘制的板框，而是通过向导生成的话，那么我给你一个链接，https://blog.csdn.net/LGCPCB/article/details/88728119，跟着这篇博客去做就可以了。
板框方面到此结束。
接下来就该导入网表了，如下图。
在Import选项后有个Logic/Netlist，
然后在Import directory中选择你原理图输出的文件夹，文件夹一定要选择到最终的文件夹，千万不要偷懒让软件自己去找，软件是不会帮你找的！！！！！！然后点击Import。
当进度条走到100%并且没有报错的话，就代表网表导入成功，如果有错误的话，导入完成之后会自动生成一个报告，报告中会提示网表导入过程中出现的错误，如果没有错误，就说明可以开始布局了。
个人建议吧，在放置器件之前先设置好光绘文件，光绘文件从下图Artwork处点击设置
怎么设置呢？看图
随便复制一个文件夹（不要问我能不能用ctrl+c，你去试一下就知道了），建议Copy top或者bottom，然后右键ETCH/TOP里去添加需要的文件。
一般来说要设置的项如下图所示
包括SOLD、SILK、PASTE和DRILL，分别对应钢网层、丝印层、阻焊层等，而每一项都要相应的设置好TOP和BOTTOM层，因为这些最后都要在外层表现出来，每一项都要记得在Board geometry中添加outline，其他的直接添加对应名字的就好，比如
记得SOLDTOP要加后缀为TOP的，一般来说需要添加的都在Board geometry、Package geometry、Pin、VIA Class这些文件夹里面。只有DRILL不一样，
上图就是DRILL需要添加的，不同的地方也许添加的不同，但是这几个是一定要添加进去的。
如果还是不知道这些光绘文件里面要添加什么文件的话，自己去百度。
这些设置好了之后，就可以添加器件准备布局了。
点击Quickplace快速放置器件，在Board Layer 中选择放置的层为TOP层（为什么放在表层？我****），
Symbols placed后面会显示有多少器件，然后点击place，就能将器件全部放置到你选择的板层上，如果你发现 of 后面的数字不为0的话，说明有器件的封装有问题，这时候要检查封装，但是话又说回来，封装出的问题在你导入网表的时候会生成警告报表，上面会显示出你的封装出错，这时候查找问题的范围会比较广。
我说一下可能出现的几种情况（不是全部情况）：第一种：没有相应的封装，那么你需要根据实物的图纸去制作相应的焊盘，然后依照图纸的规格去创建封装；
第二种：有相应的封装，那么可能是封装的焊盘缺失，这时候可以看报表中是不是有Padckage not found，然后去制作相应的焊盘并命名使用；
第三种：这个是17.4版本可能出现的问题，就是旧版本的Cadence制作出来的封装，在新版本的Editor中可能是无法调用的（因为他更新了自带的库），需要你将旧版本的pad文件放到Cadence的库中，然后才能调用。
上图是需要添加pad文件的位置。
好，假设通过这些操作之后，我们成功了，下一步则是开始布局。
器件全部放置之后，开始布局：布局还比较有讲究，布局布好的话，可以为后面的走线提供巨大的便利。
布局暂时先说比较基本的7个规则：
1 、一般布局的时候，要遵循“先大后小，先难后易”的布置原则，也就是说我们一般先去布局重要单元电路，以及核心器件，比如MCU最小系统、高频高速模块电路，这些都可以理解为重要单元电路；
2、、元器件布局，接插件一定要考虑好位置，所有人的DB9画在板子上都没考虑你的串口线能不能插进去。如果加了usb，也要考虑好位置，Pcb布局完成后可以1:1打印出来用原件摆好试试看。
3、元器件布局，有电气连接的元器件尽量靠近，如max232的4个电容，需摆放在max232的周围，这样才可以走线最短，如果你的走线在板子上饶了一大圈，就要考虑改变元器件的布局（仅仅只是考虑，不是一定哦）。
4、在完成板子性能的基础下，布局中就需要考虑美观，对于相同结构的电路部分，尽可能采用"对称式“布局，总体布局可以按照”均匀分布，重心平衡，版面美观“的标准。
5、如果有晶振的话，一定要尽量靠近芯片，我们设计的单片机最小系统，除了单片机有晶振，还有usb转串口的芯片有晶振。
6、覆铜作为pcb不可或缺的一部分，必须要有，且覆铜面积要尽量大，尽量覆出一块完整的铜。当然小规模的覆铜可以不看这一条（但是腹覆铜不能像走线一样那么窄）。
7、所有的规则要根据情况灵活变通，比如画一个JTAG转接板，很明显，当板子比较小的时候，两个JTAG口放在一个面上是会有干涉并且比较拥挤的，这时候应该在板子的两侧一边放置一个。
按照规则完成布局之后，紧接着的就是布线：
1、地走线线径>电源走线线径>信号走线线径，对于1盎司铜厚的板子，我们会预计1mm走线宽度能走1A电流。
2、对于信号线走线，我们一般会优先走模拟小信号、高速信号、高频信号、时钟信号；其次再走数字信号。
3、晶振周围尽量禁空，尤其其底部禁止走线；且应远离板上的电源部分，以防止电源和时钟相互干扰。
4、避免直角走线 、锐角走线，因为直角、锐角走线会使得传输线的线宽产生变化，造成其阻抗的不连续。如果进行直角走线其拐角可以等效为传输线上的容性负载，减缓上升时间，在高速、高频中就变得尤为明显，而且其造成的阻抗不连续，还会增加信号的反射；其直角尖端还为产生EMI。
5、对于模拟信号和数字信号应尽量分块布线，不宜交叉或混在一起，对于其模拟地和数字地也应用磁珠或者0R电阻进行隔离。
6、地线回路环路保持最小，即信号线与其回路构成的环面积要尽可能小，环面积越小，对外的辐射越少，接收外界的干扰也越小。 对于top层和bottom层敷地的时候，需要仔细查看，有些信号地是否被信号线分割，造成地回路过远，此时应该在分割处打过孔，保证其地回路尽可能小。
7、为了减少线间串扰，应保证线间距足够大，当线中心间距不少于3倍线宽时，则可保持70%的电场不互相干扰，称为3W规则。如要达到98%的电场不互相干扰，可使用10W的间距 。
8、信号线的长度避免为所关心频率的四分之一波长的整数倍，否则此信号线会产生谐振，谐振时信号线会产生较强的辐射干扰。
9、信号走线禁止走成环形，其环形容易形成环形天线，产生较强的辐射干扰。
对于布线，一般来说电源和GND最好能各留出一层（对于工程较大的项目）专用于VCC和GND的走线层，因为电源和地他们的走线不需要区分，集中供电和集中接地的话会减少一部分布线的工作量；当器件比较多比较难下手的时候可以先自动布线看一下线的整体走向（点击菜单命令Auto Route/All 开始自动布线 ），然后再手动去一点一点修改。
最后是约束规则检查，也就是检查DRC警告或者错误，有时候DRC的错误是有点莫名其妙的，比如说你的线与表贴元件连接的时候，他会报告你的表贴焊盘跟线有重叠，然后会显示错误，这时候你需要修改一下DRC的约束条件或者设置。
约束规则检查过后生成光绘文件并归档，一个PCB的图纸就绘制完成了。