1 FPGA 原语 怎么找
altera 的在 quartus 界面的 help -- help_topics -- primitives 里,或者用bsd文件，双击添加原语
xilinx 的在 vivado 界面的 tools -- language_templates -- verilog -- device_primitive_instantiation
xilinx专用高速时钟驱动普通逻辑 http://bbs.elecfans.com/jishu_1929567_1_1.html 待验证
FPGA的三个主要资源为：
a. 最低逻辑单元
- 可配置逻辑单元（CLB）
- 存储单元
- 运算单元（DSP48）
b. 一流的I / O资源
c. 布线资源
其中，CLB在FPGA中最丰富，在7系列的FPGA中，一个CLB中有两个Slice，Slice中包含4个LUT6、3个数据选择器MUX，两个独立进位链（Carry4，Ultrascale是CARRY8）和8个主轴。
2 为什么FPGA多用 LUT-6 和 LUT-4 ？https://www.cnblogs.com/puck/p/3468994.html
即 lut input越多，级联越少，延迟越小；布线越简单，功耗越小；但是简单逻辑会浪费
xilinx多用 lut-6，altera 用 lut-4，新产品用 lut-6
3 fpga 普通 io 的 最大工作频率是多少？
spec上 一般没有 普通 io 的 Fmax， 某一颗片子 io 的电平爬坡速度是一定的，过快的转换速度会导致 方波输出 变成 三角波输出，幅值降低， 导致 后级的建立时间和保持时间不够； 能否正常工作要看后级能否识别 io 变形了的信号
实际应用中 200M 是大多是可以的
4 block memory 大小
xilinx用36k/个，altera用20k/个