FPGA-06-（任务01）设计一个三位二进制减法计数器

module jianfaqi(
RST,//复位端
CLK,//时钟输入端
Q,//计数输出端
    );
    input RST;
    input CLK;
    
    output reg [2:0]Q;
    
    always @( posedge CLK or negedge RST )
    begin 
        if (RST==0)
            Q <= 3'b000;
        else
            Q <= Q - 1'b1;
    end
endmodule

仿真的时序图：