5.Using the ISE Viewing Environment
5.1.Project Navigator Overview 项目导航器
1.Toolbar工具栏
2.Design panel 设计面板
View pane 视图窗格、Hierarchy pane 层次结构窗格、Processes pane 进程窗格
2.1.Process Properties 进程属性，Processes pane中各Process都有自身的属性
2.2.Advanced Properties 高级属性，仅一部分Process有高级属性
Edit-Preferences->Preferences-ISE General-Property display level: Advanced-OK
Process-Properties-Property Display Level: Advanced-OK
3.Workspace 工作区
4.Transcript window 结果窗口
4.1.Using the Console, Errors, and Warnings Panels
自动滚动Ctrl+End
Edit-Find in Files
注：其结果可以保存为CSV文件
4.3.Tcl Console Panel: 可控制项目运作、流程操作、搜索操作、定时分析任务
View-Panels-Tcl Console (默认不打开)
Command Line Tools User Guide (UG628).
5.2.PlanAhead Tool Overview
1.从项目导航器调用PlanAhead时，出现的是一个简化版的PlanAhead
PlanAhead User Guide (UG632)
5.3.Using the Design Views
Implementation View、Behavioral Simulation View、Post-Implementation Simulation Views
1.Post-Implementation Simulation: Post-Translate Simulation、Post-Map Simulation、Post-Place and Route Simulation、Post-Fit Simulation(默认不显示此项，需另外设置)
2.Process Properties: Process-Process Properties
Test Benches、HDL
注：可以添加多个TestBench
5.4.Working with Processes
1.Running and Stopping Processes
3.Setting Command Line Options Using Process Properties
Command Line Tools User Guide (UG628)
XST User Guide for Virtex-4, Virtex-5, Spartan-3, and Newer CPLD Devices (UG627)
XST User Guide for Virtex-6, Spartan-6, and 7 Series Devices (UG687)
5.5.Working with Tools
Command Line Tools User Guide (UG628)
生成一个TCL脚本来重新创建和运行一个项目
Project-General Tcl Script
可选: 完整脚本All properties with complete scrip、仅记录与默认属性不同之处的完整脚本Modified properties with complete script、设置进程属性的命令的脚本Only modified properties
Command Line Tools User Guide (UG628)
6.Entering and Updating a Design
6.1.Design Entry Overview 设计输入
HDL(Hardware Description Language)、Schematic (SCH)、XMP(Embedded processor)、EDIF or NGC/NGO
对于HDL和原理图顶级设计，低级源文件可以是多种格式，包括HDL、原理图、IP和NetList。对于EDIF或NGC/NGO NetList顶级设计，EDIF或NGC/NGO文件是项目中允许的唯一设计源文件
6.2.Understanding the Front-End Design Parser
1.Synthesis Options(XST)
其属性仅作用于综合过程：
Optimization Goal: Speed / Area 优化目标(速度/面积)、
。。。
Project-Disable Hierarchy Reparsing 禁用保存源文件时对源文件的分析
Project-Force Hierarchy Reparse 强制对所有设计源文件进行一次性完全重分析
另：要完全禁用HDL源文件的解析并手动控制文件传递到合成引擎的顺序，可以使用手动编译顺序模式
6.3.Searching the Design Hierarchy
Edit-Find
Ctrl+F
6.4.HDL
1.Hardware Description Language (HDL) 硬件描述语言
2.当使用混合语言编写时，要注意综合工具的各种设置。另：verilog区分大小写；vhdl不区分大小写
3.VHDL Libraries 库
4.Language Templates: Edit-Language Templates 提供用于源文件的预定义代码段和代码语法
5.ISE Text Editor 有较多快捷键和便捷功能，这里不一一叙述
6.5.Schematics 示意图
先略，以后再看
6.6.IP and Cores
先略，以后再看
7.Systhesizing a Design
8.Simulating a Design
之后细谈，先略
9.Entering Constraints
9.1.Constraints Overview
有各种不同类型的约束，以帮助提高设计性能
1.Timing Constraints
定时约束通常是全局指定的，但也可以为单个路径指定
全局约束包括每个时钟（周期）的周期约束、每个输入的设置时间（偏移量输入）和每个输出的时钟输出约束（偏移量输出）
时间限制的结果在实现后自动报告，也可从设计摘要中获得。要分析计时规范的结果，请使用计时分析器或命令行工具Timing Reporter和电路评估器（trace）进行FPGA设计，使用TAEngine进行CPLD设计
2.Placement Constraints
对于FPGA设计，可以为每种类型的逻辑元素指定放置约束。添加少量的放置约束（如I/O、时钟逻辑、BRAM和DSP）通常可以提高一些特定路径上的性能。但是，请谨慎使用此方法，因为添加过多的放置约束通常会降低设计其他部分的性能
3.Synthesis Constraints
综合约束指示合成工具执行特定操作。当使用XST进行合成时，合成约束控制着在HDL合成和低级优化步骤中XST如何处理和实现FPGA资源，例如状态机（fsm-extract、fsm-u编码）、多路复用器（mux-extract）和乘法器（mult-u风格）
注：可以使用多个工具来编辑UCF文件，例如Planahead™工具、约束编辑器或ISE文本编辑器
9.2.Constraints Entry Methods
1.约束输入方法：
UCF文件: Constraints Editor、ISE Text Editor、PlanAhead™ tool (for FPGAs)
Pinout and Area Constraints Editor (PACE) (for CPLDs)、Commercially available text editors
HDL文件
XST文件
可以有多个UCF文件，将多个UCF文件分配给设计中的顶级模块。实现设计时，将应用来自所有UCF文件的约束。约束按顺序应用，从添加到项目中的第一个UCF文件开始
3.HDL File Constraints
4.XCF File Constraints
9.3.Defining I/O Pin Configurations - PlanAhead Tool
I/O Pin Planning (PlanAhead) - Pre-Synthesis
I/O Pin Planning (PlanAhead) - Post-Synthesis
9.4.Defining Timing Constrains
9.5.Defining Placement Constraints
10.Implementing a Design
11.Analyzing Implementation Results
12.Improving Implementation Results
13.Configuring and Programming a Device
13.1.Configuration and Programming Overview
13.2.SPI, BPI, and NAND PROM Support
13.3.Running the Generate Programming File Process for FPGAs
13.4.Configuring or Programming a Target Device
13.5.Generating a Target PROM or ACE File
13.6.Managing the Configuration Project
14.Performing In-System Design Debugging
14.1.ChipScope Pro Tool Debugging Overview
14.2.ChipScope Pro Tool Debugging Strategies
14.3.Running the ChipScope Pro Core Inserter
14.4.FPGA Editor Debugging Strategies
15.CPLD Design
不涉及，略