若仅希望查看工程建立的过程，可参看本人另一笔记
1.ISE Software Overview
1.1.ISE Design Suite ISE设计环境
1.ISE Design Suite: Logic Edition 逻辑版
XST (Xilinx Synthesis Technology, Xilinx自带的综合工具)、ISim (仿真工具)、PlanAhead (引脚规划工具)、
CORE Generator (提供从基本元素到复杂的系统级IP核心的广泛的Xilinx Logicore™IP库)
SmartGuide technology (可使用以前实现的结果来指导下一个实现)、
Design Perservation (对以前实现中未更改的块使用放置和路由，以减少计时结束阶段的迭代)、
Team Design (多个工程师协作完成)、Partial Reconfiguration (对FPGA进行动态设计修改)、XPower Analyzer (分析功耗)、
Power Optimization (最小化逻辑切换、降低动态功耗)、iMPACT (验证设计配置、调试配置)、ChipScope Pro (电路验证)
2.ISE Design Suite: Embedded Edition 嵌入式版
嵌入式版本包括逻辑版本的所有工具和功能，以及嵌入式开发工具包（EDK）的附加功能。此预配置套件是一个用于设计嵌入式处理系统的集成软件解决方案，其中包括Platform Studio工具套件以及设计带有嵌入式PowerPC®硬处理器核心和Microblaze™软处理器核心的Xilinx平台FPGA所需的所有文档和IP。
XPS (集成开发环境)、PlatGen (硬件平台生成工具，通过使用硬件netlist硬件描述语言HDL文件定制和生成嵌入式处理器系统)、
BSB (基本系统生成器向导，可进行基本功能快速创建工作的嵌入式设计)、SimGen (仿真模型生成工具，Xilinx自带的仿真工具)、
Create and Import Peripheral Wizard (帮助您创建自己的外围设备，并将它们导入到符合EDK的存储库或XPS项目中)、
SDK (软件开发工具包（SDK）为软件应用项目提供了一个C/C++开发环境。SDK基于Eclipse开源标准)、
GNU Software Development Tools (协助编译和调试。使用GNU编译器工具链编译C、C++或汇编编写的嵌入式软件应用程序)、
Xilinx Microprocessor Debugger (XMD) and GNU Software Debugging Tools (使您能够调试嵌入式应用程序；可以在主机开发系统上，使用指令集模拟器，也可以在装有Xlinx设备的板上，使用硬件位流进行调试)、
LibGen (为嵌入式处理器系统配置库、设备驱动程序、文件系统和中断处理程序，以创建软件平台)、
BitInit (更新设备配置位流以使用软件可执行文件初始化片上指令内存)
3.ISE Design Suite: DSP Edition DSP版
包括逻辑版本的所有工具和功能，以及为DSP添加的系统生成器功能。这个版本提供了一个集成的环境和工具，帮助您在更短的时间内为您的DSP设计获得最佳的设计结果。
System Generator for DSP允许您使用MathWorks中的行业标准工具定义和验证完整的DSP系统。
4.ISE Design Suite: System Edition 系统版
系统版包括逻辑版、嵌入式版和DSP版的所有工具和功能。
包含设计中小型FPGA和CPLD所需的工具。包括Planahead工具、标准IP和DSP IP，以及用于DSP的系统生成器和嵌入式开发工具包（EDK）
1.2.Architecture Support and Operating System Support
see the “Operating Systems, Architecture Support, and System Requirements” chapter of the ISE Design Suite 14: Release Notes, Installation, and Licensing (UG631).
1.3.Other
License、Update、Xilinx Technical Support
2.Documentation Overview
2.1.Documentation Overview
1.Help - provides strategies, procedures, and reference information for Xilinx® software tools.
2.Tutorials and Video Demonstrations - explain how to run an example design through a typical Xilinx design flow.
3.User Guides - explain how to use Xilinx software tools, including command line tools.
4.Reference Guides - provide detailed information on Xilinx library elements and constraints.
5.Hardware Documentation - provides information on Xilinx devices, including specifications, technical information, and configuration information.
帮助-为Xilinx®软件工具提供策略、过程和参考信息。
教程和视频演示-解释如何通过典型的Xilinx设计流程运行示例设计。
用户指南-解释如何使用Xilinx软件工具，包括命令行工具。
参考指南-提供有关xilinx库元素和约束的详细信息。
硬件文档-提供有关Xilinx设备的信息，包括规格、技术信息和配置信息。
2.2.Help
1.To Use Context-Sensitive Help
鼠标按住一个单元按钮，按F1，即可出现
2.3.Tutorials and Video Demonstrations 教程和视频演示
ISE Design Suite Tutorials: ISE In-Depth Tutorial (UG695) or ISE Tutorial
2.4.User Guides 用户指南
Command Line Tools User Guide (UG628)
Synthesis and Simulation Design Guide (UG626)
XST User Guide for Virtex-4, Virtex-5, Spartan-3, and Newer CPLD Devices (UG627)
XST User Guide for Virtex-6, Spartan-6, and 7 Series Devices (UG687)
Timing Closure User Guide (UG612)
Xilinx Power Estimator User Guide (UG440) .White Paper (WP353) or Website
The ChipScope Pro Software and Cores User Guide (UG029) or Website
2.5.Reference Guides 参考指南
1.Constraints Guide 约束指南（引脚约束、约束类型、限制进入策略、所有xilinx约束的信息）
Constraints Guide (UG625)
2.Libraries Guides 库指南（设计输入方法、设计元素的功能类别、设计元素信息）
Spartan-6 Libraries Guide for HDL Designs (UG615)
Spartan-6 Libraries Guide for Schematic Designs (UG616)
3.Development System Reference Guide
Command Line Tools User Guide (UG628)
2.6.Hardware Documentation 硬件文档
User Guides、Data Sheets、Application Notes、Configuration Information
I/O Pin Data Information (see in Data Sheets)
3.Understanding the ISE Design Flow 设计流程
Design Creation
Implementation Improvement 优化改进
Device Configuration and Programming 下载调试
4.Working with ISE Project
4.1.Migrating Projects from Previous Releases从早期版本迁移项目
File-Open Project->Backup and Migrate or Migrate Only-OK
再用新版ISE打开即可
4.2.the Project File and Example Projects
1.Understanding the Project File
.xise文件: 为一个XML文件，记录有项目的所有源相关数据。但项目文件不包含以下内容：进程状态信息、命令历史、约束数据
创建项目时，将为以下项指定位置：项目目录-存储.xise项目文件。工作目录-存储所有生成的文件。
默认情况下，这些位置是相同的。但是可以根据需要更改位置。创建项目后，不能更改工作目录的位置。
2.Using Example Projects
File-Open Example->Open Example-OK
若想用示例工程覆盖修改过的工程，即将示例工程的目录设为该项目的地址即可
4.3.Creating a Project
1.File-New Project->New Project Wizard
2.Create New Project — set the name, location, and project type
top-level source type: HDL (VHDL或Verilog),Schematic(原理图文件),EDIF(网表),NGC/NGO(Xilinx专用网表)
->Next
若选EDIF或NGC/NGO: ->Import EDIF/NGC Project-select the input and constraint file for the project-Next
3.Project Settings — set the device and project properties
Evaluation Development Board: None Specified (指定官方开发板，手动设置即点None Specified)
Product Category: All (指定产品类别，即器件的大类，可过滤下方的设备选项)
Family: Spartan6 (Xilinx FPGA芯片所属的系列)
Device: XC6SLX45 (Xilinx FPGA芯片的型号)
Package: CSG324 (Xilinx FPGA芯片的封装方式，此芯片为BGA封装)
Speed: -2 (指定速度等级，速度等级不是工艺差别，而是测试筛选出来的，速度不同其价格也不同)
Top-level Souce Type: HDL (顶层设计的方式，上一步已选)
Synthesis Tool: XST (Xilinx Synthesis Technology, Xilinx官方综合工具，可以安装并使用如Synplify等第三方工具)
Simulator: Modelsim-SE mixed (仿真工具，可以使用Xilinx自身的ISim工具或第三方的Modelsim或Questa)
Perfered Language: Verilog
Property Specification in Project File: Store all values (项目存储在.xise文件中的属性，也可为Store non-default values only)
Manual Compile Order: 空 (可选是否手动修改编译顺序)
VHDL Source Analysis Standard: VHDL-93 (指定前段设计层次分析程序所使用的VHDL标准，可选VHDL-93或VHDL-200X，注XST不支持VHDL-200X，此时必须使用第三方的综合工具)
Enable Message Filtering: 空 (可选是否在Implementation时过滤某些Warning和info)
4.Project Summary — review the information 项目摘要
->Finish
5.随即生成项目工程，并生成项目的.xise文件，注：随后仍可在工程的Design Properties中修改工程的各属性
4.4.Creating a Copy of a Project
可以创建一个项目的副本来试验不同的源选项和实现。
1.File-Copy Project->Copy Project窗口
2.Copy Project
Name、Location、Working directory、Description、
Source Options (是否复制源文件，可选Keep sources in their current locations或Copy sources to the new location)、
Copy Additional Files (是否复制原始项目中未包含的文件)、
Exclude generated files from the copy (要从副本中排除生成的文件，如实现结果和报告)
-OK
4.5.Creating a Project Archive
项目存档是一个压缩的压缩压缩压缩压缩文件，扩展名为.zip。默认情况下，它包含所有项目文件、源文件和生成的文件
1.Project-Archive->Project Archive窗口
2.Project Archive
name、directory、
Exclude generated files from the archive (是否从存档中排除生成的文件和非项目文件)、
Change file extensions (是否更改存档项目文件中指定文件类型的扩展名，并在下方的User defined extensions to change处输入文件扩展名，并用分号分隔多个条目)
-OK
3.随后即生成一个.zip文件，使用时其必须解压
4.6.Using the Project Browser
项目浏览器提供了一种比较、查看和打开项目的方便方法：1>.查看多个项目的关键特性2>.打开整个项目之前，查看所选项目的设计摘要和报告3>.比较两个选定项目的详细信息4>.在当前项目导航器会话中打开选定的项目5>.在新的项目导航器会话中打开选定的项目。
1.File-Project Browser->Project Broswer窗口
2.Project Broswer
Add Current Project->
View Design Summary/Reports (只打开项目的设计摘要，而不打开项目导航器)
Compare Projects (比较两个选定项目的详细信息，如比较项目中所述)
Open (在项目导航器的当前会话中打开所选项目)
Open in new session (在项目导航器的新会话中打开所选项目。如果要打开多个项目，必须使用此选项)
注：这里可以使用Shift和Ctrl
4.7.Comparing Projects
1.File-Project Broswer-选择想要比较的工程-Compare Projects->Compare Projects窗口
2.Compare Projects
Design Properties (设计属性，比较控制目标设备、顶级源类型、合成工具、模拟工具、编译选项和设计摘要选项的属性的设置)
Process Properties (流程属性，比较控制设计实现方式的属性的设置。)
File Contents (文件内容-比较设计中使用的源文件的内容。它只比较文件的内容。它不比较时间戳或文件的位置)
File Library Association (文件库关联，比较与具有相同文件名的源文件关联的库。有关库的详细信息)
File View Association (文件视图关联，比较与具有相同文件名的源文件关联的设计视图（实现、模拟或全部）)
File Location (文件位置，比较具有相同文件名的源文件的绝对路径)
3.Comparison results summary
这里有一下比较结果：Equal、Different、Left Only、Right Only
此外还可以：Update Results (重新运行比较)、Save Results (将结果存储到csv或html文件中)
4.8.Working with Project Source Filles
1.Project-New Source Wizard->New Source Wizard
2.Select Source Type:
Source type: Verilog Module
File name: 以字母开头，并且只能包含字母、数字和下划线
Source File Types: 参见Command Line Tools User Guide (UG628)
Block RAM Memory Map (BMM File): .bmm (用于PowerPC或MicroBlaze，最多仅一个)
ChipScope Definition and Connection (CDC File): .cdc (用于ChipScope)
Electronic Data Interchange Format (EDIF): .edn, .edf, .edif, .sedif (网表)
ELF: .elf (可执行CPU代码映像)
Embedded Processor: .xmp (用XPS创建的微处理器项目文件)
Implementation Constraints File also known as User Constraints File (UCF): .ucf (管脚约束文件)
IP (Architecture Wizard): .xaw (配置体系结构功能或模块的预定义逻辑功能)
IP (CORE Generator): .xco (预定义的逻辑函数)
Memory Definition (MEM File): .mem (存储器文件，最多仅一个)
Schematic: .sch (原理图设计文件)
System Generator module: .sgp (数字信号处理dsp模块)
Verilog Module and Verilog Test Fixture: .v
VHDL Module, VHDL Package and VHDL Test Bench: .vhd
Xilinx Native Generic Database: .ngc, .ngo (Xilinx专有的一种网表文件)
-Next->Define Module-Next->Summary-Finish
3.Adding a Source File to a Project
Project-Add Source-Open->Adding Source Files
Association: All (选择源文件的设计视图Design View，如没配置，直接选All)
之后仍可修改: Source-Source Properties->Design View Properties，在此页面修改后-OK
Library: work (选择VHDL库)
->OK
注：如没有设置，ISE会自动进行层次结构分析并进行显示，即可点开手动编译顺序选项
4.Adding a Copy of a Source File to a Project
Project-Add a Copy of Source->Adding Source Files dialog box
5.Editing a Source File - 双击文件即可
6.Removing Files from a Project
注：要重新Implementation，否则下次打开时项目里仍包含此想要删除的文件
4.9.VHDL Libraries
VHDL库允许存储可以在vhdl文件中使用的常用包和实体 Command Line Tools User Guide (UG628).
1.Project-New VHDL Library->New VHDL Library窗口
2.New VHDL Library
可新建VHDL库，也可打开之前存储的VHDL库
另：也可以右键单击并在“Libraries库”面板中选择“New VHDL Library”
Project-New/Add Source时，都可选择VHDL库或创建新的VHDL库
3.Add Files to a VHDL Library
Source-Move to Library
Project-Add Source时，可选择添加到哪个VHDL库
4.10.Working with Source Control Systems
Xilinx ISE中的文件管理系统
1.Copy Project
2.XISE project file