FPGA随手记01

Verilog的基本设计单元是“模块”(block)。一个模块是由两部分组成的：

一、描述接口；

二、描述逻辑功能，即定义输入是如何影响输出的

1、initial块 只执行一次，即初始化。

2、always块 只要符合触发条件可以循环执行，即while语句。

1 、模块中对端口或其它wire型变量赋值必须在always块的外部使用assign语句

2、模块的时序逻辑部分在always块的内部，在always块中只能对寄存器变量赋值

3、线网wire变量，寄存器变量reg

4、parameter定义的常量，仍可重定义

parameter Counter=100；

parameter Counter=0；