VHDL易错操作符
1."&“和"and”
(1).&的意思就是连接，比如两个一位的信号a，b通过c<=“a&b”就合成为一个2位的信号c；
(2).and的意思是逻辑关系“与”；
2."/="
表示不等于
3.此外还有移位，异或之类的操作符，到时候查表即可；
4.还需注意操作符的优先级；
VHDL语句
1.VHDL并行语句
并行信号赋值语句
总述：赋值目标可以是变量或信号。在并行语句中，通常只能向信号赋值；
1.简单信号赋值语句
格式：赋值目标信号<=表达式
2.条件信号赋值语句
格式：赋值目标信号<=表达式 when 赋值条件 else
{表达式 when 赋值条件 else}
表达式；
其中：当第一个when后面的条件不成立时，继续判断下一个条件；
3.选择信号赋值语句
with 选择表达式 select
赋值目标信号<=表达式 when 选择值，
{表达式 when 选择值，}
表达式 when 选择值；
其中，当选择表达式的值发生变化时，就启动对应的语句；
注：when后的条件经常会出错，若定义a为四位的变量，则条件书写为when “0001”,（务必用双引号），若是一位变量，则用单引号。
进程语句
1.格式
process(敏感信号表)
begin
顺序描述语句；
end process;
2.注意:敏感信号表内为"信号"列表，该表内信号的变化将引起进程的执行，所有引发进程变化和执行的信号都应包含在该表中；
块语句
后续补上
元件例化语句
