我以此博客来记录学习中所遇的问题并且总结解决这些问题的方法，现学识尚浅，希望同学们在评论中能积极指正错误，提出改进方法。
1、我是基于购买的FPGA核心板设计的外扩板，由于FPGA的特殊性，大部分IO引脚可以随意分配，然后我基于此特性就没太考虑引脚分配问题，依据优先走线来给核心板分配引脚；后来跟学长沟通才知，有些时钟引脚很特殊是不能随意分配的，这时候我基本上快画完PCB了,这意味着我前面所做的工作基本没意义（重新布局布线）。
2、盲目抄板的弊端：在设计电源模块的时候我是直接抄别人设计好的原理图，虽说这样省了很多力气，但是响应的会提高整个电路设计的成本；这个扩展板给核心板供电是可以使用5V供电的，但是我当时并没有考虑成本问题就是无脑抄袭，使用了12V外部供电，而整个外扩板最贵的就是那个12V转5V的芯片，还没什么用处。
3、使用开关的时候，注意流通的电流大小，根据电路设计所需电流大小，选择开关类型。大电流一般为船型开关。
4、在购买原材料的时候要注意和客服沟通，以免买到的东西不是最合适的，毕竟多问问没什么坏处。
总结：
学会动脑并在设计过程中发现问题并记下，以免在以后统一购买原材料的时候忘记。认真审核核心板外扩板电源引脚及IO引脚，以免在最后设计的时候出现不必要的麻烦。
二、我想说一下区分高速信号与低速信号对我们实际设计电路的时候有什么实际的意义：
先说一下如何大概区分高速与低速信号：
六倍的传输线的长度6L与波长(λ=c/7F）的关系，即6L 与 λ=c/7F 的关系 ，若6L大则为高速信号,反之低速。
通过这个公式表明我们可以通过减少线长，把信号控制在低速信号的范围之内，这样可以帮助我们在无法做到阻抗匹配的情况下
，尽量保持信号的完整性。通过判断出低速信号在不需要考虑（即波长与传输线相差很大的情况下）减少我们的工作量，可以在
阻抗的问题上节省大量的时间。
这个公式从理论上说明了为什么布线要短的原因之一。
当然还有其他原因--
1、有损传输线
2、传输线的延时
3、临近效应、趋肤效应、表面粗糙度、介质损耗等
这些原因我们下次再谈。