IC设计基础系列之芯片设计流程2：一个芯片产品从构想到完成电路设计是怎样的过程？

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谢谢邀请. 来回答的比较晚了, 楼上的匿名人士已经把大体框架说的很好啦~ 我觉得我也没有什么可以科普的了. 剩下的都是实际案例分析了.

P.S. 如果只是科普/大流程的话, 从199X年硅片的制作流程就没怎么变过, 唯一对芯片设计造成比较大的影响的是随着MOS管变小增加的Design Rule

图来自网络，侵权请告诉。马上删。
(呜呜呜WZ师兄我对不起你... 我告诉你错的Design Rule把你坑了... 我在这给你道个歉了...)

我来简单的说一下模拟电路和数字电路设计/制作方面的差别吧:

首先明确一点: 所有的ASIC(Application-Specific Integrated Circuit), 也即应用芯片, 都是有一个Design的目的, 如果是在工厂里就是乙方提的要求; 在PhD生涯里就是老板布置的活...

要成功通关, 待我细细道来:

小怪. 数字电路电路图
推荐武器: Verilog

数字电路一般用Verilog写, 主要是因为方便(我才不告诉你我手动垒Standard Cell呢) . 比如说CPU级别的芯片, 动辄上亿的MOS管, 就算一秒画一个, 不计连线时间, 你得画38个月.

小怪: 数字电路仿真
推荐武器:VCS, MMSIM

写完了Verilog, 就要跑数字仿真了. 一般会用到Synopsys 的VCS或者Mentor Graphics的MMSIM之类的.
这个仿真非常快, 因为每一个MOS管都被看成是开关, 然后加上一些非常粗糙的模拟出来的延迟时间. 目的是看你写出来的玩意能不能正常工作.

小怪. 模拟电路电路图
推荐武器: Cadence (允许准确击打), SPICE(自由度高, 可长可短)等

这个就比较复杂了. 因为模拟电路的自由度非常高! 比方说, 一个MOS管在数字电路条件下就是一个开关, 但是在模拟电路里面, 根据栅极电压和电路结构不一样, 分分钟完成开路-大电阻-放大器-电流源-导通各种功能.
所以呢, 模拟电路基本就得手画了.

小怪.模拟电路仿真
推荐武器: Spectre(精度最高), HSPICE, PSpice, HFSS等
最好跟打小怪.模拟电路电路图小怪用一样的武器.

模拟电路的仿真包括但不限于: 调节分压, 仿真, 模拟工作点等... 而且千万记住! 设计过程中, 精细(Swing <= 100 mV)的模拟电路要做噪声分析! 不然各种地方的噪音分分钟教你做人...

好, 现在假设我们有电路图啦~

数字电路的电路图长这样:

图来自网络，侵权请告诉。马上删。

模拟电路的电路图长这样:

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下一步, 就是要把这些东西变成实实在在的电路:

小Boss.综合电路:
推荐武器: Design Compiler (DC)

数字电路需要用到Design Compiler, Synopsys公司出的大杀器, 一招把Verilog转成Verilog !
这一步叫做Synthesis (综合).
综合出来的电路也是Verilog格式, 但是长这样:

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把一堆描述性质的语言转换成真正的Standard Cell (标准门电路)
Standard Cell长这样:

小Boss.模拟电路Layout
必杀: 无. 但是血厚.
推荐武器: Cadence Layout Editor等.

模拟电路就比较烦了，一般会手画，大概长这样：

图来自网络，侵权请告诉。马上删。

。。这一个是比较规整的Design, 来个不规整的:

来自wiki..

师兄有云: 画模拟电路的Layout是体力活.
我表示师兄说的太对了!

小Boss.数字电路Layout
必杀: 向门神告状(DRC/LVS Fail).
推荐武器: IC-compiler, Encounter

数字电路接下来就需要Place and Route (布线)了. 一般这个步骤由IC-Compiler / Encounter 等工具来完成. 具体就是, 把综合过的Verilog 中的每个Standard Cell找到对应的Standard Cell Layout, 布置在用户指定的范围内, 然后自动连线.

这个自动连线就很讲究:
自动布线要先连时钟信号, 然后连电源网络, 最后连其他的数字信号等.

时钟信号默认会使用双倍线宽, 如有分支, 尽量使用对称的结构;

然后使用用户的方式架设电源网络. 为什么叫电源网络呢? 因为一般片上的电源长这样：

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power net 这名字不是白起的...

自动布线就不展开讲了... 学问太多了(主要是制作工艺...)

之后, 还有一个很重要的步骤：Filler Cell

什么意思呢?

数字电路的Standard Cell放完了, 连好线了, 大致长这样:

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图中的那几个淡蓝色的Cell就是Standard Cell, 连线未显示.

你要敢把这个Design交到Fab去做, 人家分分钟咒你死全家.

为什么呢? 打个比方: 我想让你帮我剪一个窗花, 给你一张A4纸(大概58800mm2), 然后说, 我想要剪个窗花, 但是窗花的总面积不要超过1mm2, 最好还要有镂空, 有个人.. blah blah blah...

恩. 差不多一个意思..

所以为了让厂家和你不要那么难过, 需要在片上没东西的地方加上Filler, 也就是长得像Standard Cell但是里面就是一坨没有连线的金属和轻掺杂层的东西.

之后, 两大门神决定了你能不能提交:

门神1: Design Rule Check (DRC)
必杀1: Area XX too small
必杀2: XX to XX must be greater than or equal to 0.038
必杀3: ...
推荐武器: Calibre RVE, ASSURA, 仔细检查+喊师兄帮忙

每一招都对应的是(由于技术原因或者安全原因)无法被制作出来的部分.

反正招招必死. 想击败他必须一招都不能中(No Design Rule Violation).

门神2: Layout Versus Schematic check (LVS)
必杀: Layout does not match Schematic.
推荐武器: Calibre RVE, ASSURE, 喊老板帮忙

恩. 就是确定你画的这个奇形怪状的Layout跟一开始的电路图是对的上号的.

虽然此门神仅有一招, 但是这招千变万化, 难以招架.

两大门神都开心了之后, 你就可以把你做出来的这个Graphic Database System II (GDSII) 文件交到厂商的手里了.

附: Synopsys 武器一览: