最近我在找能自动例化verilog module名的方法，网友推荐了一个编辑器-sublime，能解决我的问题。
这样的话，我写tentbench就不用手写去例化了，非常方便，省时省力。
之前一致在用notepad++，这次我果断的安装了sublime.其中我参考了两篇文章基本上解决了我的问题。
把引用的文件在这里记录一下。
这篇文章，让我学会了如何去安装软件，建议首先去阅读这篇。
https://blog.csdn.net/k331922164/article/details/48092291
这篇文章，让我学会了如何如何更好的使用该软件。