FPGA设计，规模巨大而且功能复杂，因此设计的每一个部分都从头开始是不切实际的。一种解决的办法是：对于较为通用的部分可以重用现有的功能模块，而把主要的时间和资源用在设计中的那些全新的、独特的部分。这就像是你在开发应用程序的时候就不用直接去写驱动物理硬件的代码，而是直接调用Windows提供的API就行了。 这种功能模块我们称作IP核(Intelligent Property) ，IP核是具有知识产权核的集成电路芯核总称，是经过反复验证过的、具有特定功能的宏模块，与芯片制造工艺无关，可以移植到不同的半导体工艺中。到了SOC 阶段，IP 核设计已成为ASIC 电路设计公司和FPGA 提供商的重要任务，也是其实力体现。对于FPGA 开发软件，其提供的IP 核越丰富，用户的设计就越方便，其市场占用率就越高。
以ARM架构为例，透过ARM架构，需要先了解处理器内部组成、该架构支持的指令集，用verilog一步一步实现处理器软核时序的设计，动手完成一款RISC 软核处理器的设计。另一方面，在自己设计的处理器上运行程序，并移植到FPGA中实现。使用keil 开发环境编译得到ARM 机器码，把该机器码和软核处理器作为modelsim输入，验证处理器与期望功能的一致性。将ARM处理器移植到FPGA 上进行验证，使软件程序在FPGA软核上运行，在电脑端显示结果。
软核(Soft IP Core)：可移植操作系统
软核在EDA 设计领域指的是综合之前的寄存器传输级 (RTL) 模型；具体在FPGA 设计中指的是对电路的硬件语言描述，包括逻辑描述、网表和帮助文档等。软核只经过功能仿真，需要经过综合以及布局布线才能使用。其优点是灵活性高、可移植性强，允许用户自配置；缺点是对模块的预测性较低，在后续设计中存在发生错误的可能性，有一定的设计风险。软核是IP 核应用最广泛的形式。
固核(Firm IP Core)：IP核
固核在EDA 设计领域指的是带有平面规划信息的网表；具体在FPGA 设计中可以看做带有布局规划的软核，通常以 RTL 代码和对应具体工艺网表的混合形式提供。将 RTL 描述结合具体标准单元库进行综合优化设计，形成门级网表，再通过布局布线工具即可使用。和软核相比，固核的设计灵活性稍差，但在可靠性上有较大提高。 目前，固核也是IP 核的主流形式之一。
硬核 (Hard IP Core)：设计版图
硬核在EDA 设计领域指经过验证的设计版图；具体在FPGA 设计中指布局和工艺固定、经过前端和后端验证的设计，设计人员不能对其修改。不能修改的原因有两个：首先是系统设计对各个模块的时序要求很严格，不允许打乱已有的物理版图；其次是保护知识产权的要求，不允许设计人员对其有任何改动。IP 硬核的不许修改特点使其复用有一定的困难，因此只能用于某些特定应用，使用范围较窄。
1，PS (processing system):处理系统，就是指zynq arm那部分
2，PL (programmable logic):编程逻辑，就是指zynq FPGA部分
3,SOC (system 0n chip):片上系统
4，APU (application processor unit):应用处理器单元，顾名思义，可以跑应用程序
5，SCU (snoop control unit):窥探控制单元，用来保持双核之间的数据Cache的一致性，使每个arm核的缓存里的数据和存储器同步，始终是最新数据
6，TTC (Triple Time Counter): 时间计数器，里面有3个独立通道，可以独立计数。 挂在APB上，为系统或外设提供定时或计数服务的。
7，WDT （watchdog timer）: 看门狗定时器
8,SWDT(system watchdog timer):系统级看门狗定时器
9，MTD (memory technology device):内存技术设备
10，EDK (embedded developed kit):
11,XPS (xilinx platform studio):
12,SDK (software developed kit):
13,XADC 集成在zynq上的ADC
14,I2C:inter integrated circuit 内部集成单元接口
15,SPI:serial peripheral interface
16,AXI : advanced extensible interface
17,DMA,direct memory access
18,DMAC,direct memory access controller
19,ACP：accelerator conformance port