对于与门gating的时钟，如果时钟控制信号CLK和使能信号EN不是同时到达（实际很难），那么便会出现上图所示的output clock的glitch情况！
为了减少glitch的出现，一般用ICG（集成门控时钟单元）来完成clock gating
ICG cell的组成一般是一个Latch+与门：
这里Latch对使能信号EN进行了修正，就是一个锁存，具体如下图（上图的负沿的Latch）：
通过一个latch，就完美解决了因与门产生的大量glitch问题，所以现在设计大多数都采用这种ICG cell。