module cy4(input[9:0] S,
output reg Q
);
always @(1)
begin
case(S)
10'b1111_1111_11: Q <= 4'b0000;
10'b1111_1111_10: Q <= 4'b0000;
10'b1111_1111_01: Q <= 4'b0001;
10'b1111_1110_11: Q <= 4'b0010;
10'b1111_1101_11: Q <= 4'b0011;
10'b1111_1011_11: Q <= 4'b0100;
10'b1111_0111_11: Q <= 4'b0101;
10'b1110_1111_11: Q <= 4'b0110;
10'b1101_1111_11: Q <= 4'b0111;
10'b1011_1111_11: Q <= 4'b1000;
10'b0111_1111_11: Q <= 4'b1001;
default:;
endcase
end
endmodule
8421BCD码编码器代码
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转载自blog.csdn.net/qq_41982581/article/details/82491377
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