머리말

다층 PCB/패키지 기판 설계에는 많은 비아 연결이 있습니다. 낮은 주파수에서 비아는 신호 전송에 영향을 미치지 않습니다. 그러나 주파수가 상승하고(GHz 레벨) 신호의 상승 에지가 더 가파르게(ns 레벨) 됨에 따라 이때의 비아는 단순히 전기적 연결로 간주할 수 없으며 비아가 신호 무결성에 미치는 영향을 고려해야 합니다. . 이 기사에서는 시뮬레이션을 통해 고속 신호를 위한 세 가지 방법을 소개합니다.사용된 도구는 HFSS Via Wizard, ADS Via Designer 및 HyperLynx LineSim입니다.

키워드: 고속 신호, via 디자인, HFSS, ADS, HyperLynx

1. 비아의 영향

비아로 인해 발생하는 문제는 주로 기생 커패시턴스와 기생 인덕턴스에 중점을 둡니다. 기생 커패시턴스는 신호의 상승 시간을 늘리고 회로의 작동 속도를 늦출 수 있습니다. 기생 인덕턴스는 바이패스 커패시터의 효과를 약화시키고 시스템의 필터링 성능을 감소시킵니다.
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신호 지연은 주로 다음 공식으로 계산되는 비아 홀의 기생 커패시턴스에서 비롯됩니다.

여기서 D2는 접지 패드(솔더 레지스트 면적)의 직경(mm), D1은 비아 패드의 직경( mm), T는 PCB 기판의 두께(mm), εr은 기판의 유전 상수, C는 비아의 기생 커패시턴스(pF)이다.

신호의 상승 시간은 다음 공식으로 계산됩니다.
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그 중 Z0은 전송선의 임피던스이고 Trise는 신호의 상승 시간(10%-90%)입니다.

비아의 기생 인덕턴스는 다음 공식으로 계산할 수 있습니다.
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여기서 L은 비아의 기생 인덕턴스(nH), h는 비아의 길이(mm), d는 비아의 직경(mm)을 나타냅니다. .

비아의 기생 인덕턴스로 인한 등가 임피던스 변화는 다음 공식으로 계산할 수 있습니다.

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2. 마법사를 통한 HFSS

Via Wizard는 HFSS용으로 개발된 소형 모델링 도구로, 크기가 2MB 미만이며 모델을 통해 빠르게 3D를 생성할 수 있습니다. 모델링의 주요 원칙은 도구의 설치 경로 아래에 .vbs 파일(소프트웨어 UI 인터페이스에서 사용자가 설정한 매개 변수에 따라 생성됨)을 생성한 다음 HFSS가 이 파일을 호출하여 모델링을 완료하는 것입니다. Ansys 자동화 모델링을 이해하는 학생들에게 익숙하게 들리나요? 이 원칙의 목적은 일부 학생이 Via Wizard 플러그인을 사용할 때 모델을 생성할 수 없는 상황이 발생할 경우 수동으로 HFSS에서 .vbs 파일을 호출하여 모델링할 수 있도록 하는 것입니다.

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다음은 플러그인의 일상적인 프로세스 데모이며 시각적 작업은 비교적 간단하고 약간 삭제됩니다.

오버레이 매개변수 설정

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파라미터를 통해/그라운드를 통해 신호 설정

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신호 경유/접지 경유의 상대 위치 설정

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Via Wizard가 설정을 완료하면 HFSS에서 모델을 통해 신호를 생성할 수 있습니다. 동시에 플러그인은 비아홀의 크기를 변수로 자동 설정하므로 매개변수화 후 비아홀 설계를 최적화하는 것이 더 편리합니다. HFSS의 시뮬레이션 설정은 여기에서 설명하지 않습니다.

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시뮬레이션 중에 참조를 스캔하여 필요에 따라 비아 홀의 임피던스 변화를 비교할 수 있습니다.각 변수에 대한 설명은 다음과 같습니다.

Via(num)_x
비아 중심의 x 위치
Via(num)_y
비아 중심의 y 위치
Via(num)_trace_in_bot
비아로 들어가는 사다리꼴 트레이스의 하단 섹션 너비 Via
(num)
_trace_in_top
Via(num)_trace_out_bot 비아에서 사다리꼴 트레이스의 상부
섹션 너비
Via(num)_trace_out_top
비아에서 외부 사다리꼴 트레이스의 상부 섹션 너비
Via(num)_trace_in_bot
비아로 들어가는 사다리꼴 트레이스의 하단 부분 너비
Via(num)_backdrill
비아 바닥에서 제거된 구리의 깊이
Via(num)_in(num)_x
경유 추적을 위한 x 포인트 위치 Via
(num)_in(num)_y 경유
추적을 위한 y 포인트 위치 Via
(num)_out(num)_x 경유
x 포인트 위치 비아 밖으로 추적 Via
(num)_out(num)_y 비아
밖으로 추적을 위한 y 포인트의 위치

차동 비아 전용
Via(num)_trace_in_gap 비아 Via(num)_trace_out_gap 비아
외부 차동 트레이스 사이의 간격 Via (num)_Layer(num)_dogbone 차동 사이의 직사각형 간격 높이 비아

숨겨진 변수
L(num)_Cond_Thickness
해당 레이어의 도체 두께
L(num)_Die_Thickness
해당 레이어의 유전체 두께
L(num)_Cond_Elevation
도체 바닥의 Z 방향 높이
L(num)_Die_Elevation
유전체 바닥의 Z 방향 높이
Xmin
프로젝트의 최소 X 치수
Xlength 프로젝트
의 X 치수 길이
Ymin
프로젝트의 최소 Y 치수
Ylength
프로젝트의 Y 치수 길이
Zmin
Airbox를 포함한 프로젝트 의 최소 Z 치수
Zlength Airbox Via(num)_antipad를 포함한 프로젝트의 Z 치수 길이

이 변수는 안티패드가 모든 레이어에서 동일한 경우에만 생성됩니다. 이 변수는 모든 레이어 의 안티 패드 치수
를 제어합니다 . num)_Layer(num)_Antipad_y_offset Y 방향의 안티패드 등록 Via(num)_Layer(num)_Antipad_xmin 직사각형 안티패드의 시작점으로 사용됩니다. 다른 변수에서 계산됨 Via(num)_Layer(num)_Antipad_ymin 직사각형 안티패드의 시작점으로 사용됩니다. 다른 변수에서 계산 Via(num)_Layer(num)_Antipad_x_center

원형 안티패드의 시작점으로 사용됩니다. 다른 변수에서 계산됨
Via(num)_Layer(num)_Antipad_y_center
원형 안티패드의 시작점으로 사용됩니다. 다른 변수에서 계산됨
Via(num)_Layer(num)_Antipad_x_center
원형 안티패드의 시작점으로 사용됩니다. 다른 변수에서 계산
Port(num)_in_left_wall
WavePortIn 왼쪽 가장자리의 Y 위치를 정의합니다.
Port(num)_in_right_wall
WavePortIn 오른쪽 가장자리의 Y 위치를 정의합니다.
Port(num)_out_left_wall
WavePortOut 왼쪽 가장자리의 Y 위치를 정의합니다.
Port(num)_out_right_wall
Y를 정의합니다 . WavePortOut의 오른쪽 가장자리 위치

3. 디자이너를 통한 ADS

ADS에서 비아를 설계할 때 Layout을 수행하지 않은 경우 스택 자체를 정의할 수 있습니다. 이미 스택업 정보가 있는 경우 PCB 파일을 ADS로 직접 가져와서 스택업을 구축하는 과정을 저장하는 것이 좋습니다.
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▲이 예제에서 사용된 NVIDIA 그래픽 카드 PCB 파일 [2010 제품]

PCB 파일을 ADS로 가져오기

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라미네이션 정보를 확인하고 Dk/Df 값은 제조업체의 값과 일치해야 합니다. 상호 연결 엔지니어는 그들이 그리는 PCB의 물리적 치수가 올바른지 확인하지만 일반적으로 보드의 전기 매개변수의 실제 값을 채우는 데 시간을 소비하지 않습니다.여기에서 확인하는 것을 잊지 마십시오.

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Via Designer를 열고 먼저 Allegro PCB의 레이어 기능에 따라 Via Designer에서 레이어 역할을 수정합니다.

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마찬가지로 특정 매개변수에 대해 매개변수 스캐닝 최적화 설계를 수행하려면 이를 변수로 설정하고 값 범위를 설정합니다. 이 매개변수가 결과에 미치는 영향을 확인하기 위해 접지 구멍(봉합 구멍)을 예로 들어 gnd=0.3, 0.4, 0.5로 설정합니다.

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단일 종단, 차동 S-파라미터 및 TDR 임피던스와 같은 다양한 변수에서의 시뮬레이션 결과.

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모델링된 비아 모델은 다른 링크 시뮬레이션을 위해 ADS 도식으로 내보낼 수도 있습니다.

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4. HyperLynx 라인 심

HyperLynx를 사용한 모델링은 ADS와 유사하지만 위에서 설명한 두 가지와 비교할 때 HyperLynx를 사용하는 것이 더 틈새 시장입니다. 분석의 가능한 이유는 처음 두 개가 공동 시뮬레이션을 위한 다른 소프트웨어(시뮬레이션 형식)와의 호환성이 더 높기 때문입니다.