https://mp.weixin.qq.com/s/82iLT-fmDg9Comp2p9bxKg
Краткая реализация RegisterCrossing.
1. BusyRegisterCrossing
Простой конечный автомат управления, может инициировать запрос для управления или нет, то есть, есть ли запрос обрабатывается:
1) Я
Интерфейс управления, как показано ниже:
а. master_request_valid / master_request_ready
Это указывает, является ли или нет запрос на инициирование выше по потоку (действительным), вниз по течению приемник готов (готова).
б. master_response_valid / master_response_ready
Указав или нет информации ответа (правильный), готов получить (готовое) ответное сообщение вверх по течению.
с. crossing_request_valid / crossing_request_ready
Он представляет собой запрос, отправленный через часы, чтобы структуры (действительные), и пропускает через выходной сигнал перекрестных структур часов готов (готово) получить.
2) занят
Он указывает, является ли запрос обрабатывается, в это время не может получить новый запрос:
3) обход
Шлейф эквивалентен, если байпасное верно, то запрос на передачу по часовой структуре, а непосредственно возвращает ответное сообщение вверх по течению:
2. RegisterCrossingAssertion
Это утверждение условиями следующим образом:
. Io.master_bypass: т.е. выше по потоку по п обходили по часовой структуре, прямой ответное сообщение в ответ на это состояние не должно быть обеспокоен вниз по течению;
.! B до: Вниз по течению не вверх, то он не будет использовать кросс-тактовую структуру;
.! С io.slave_reset: вниз по течению не сбрасывается, то часы можно использовать как обычно охватывают структуру;
3. RegisterWriteIO
Запись в регистр интерфейсов:
. Просьба: писать запросы действительный / готовый интерфейс управления;
. В Gen: данные должны быть записаны;
. Ответ C: запрос ответа написать письмо действительного интерфейс / готовое управления;
. Д Bool (): сообщение ответа;
4. RegisterWriteCrossingIO
增加了时钟和复位信号的跨时钟写寄存器接口：
a. master是指跨时钟结构上游，slave是指跨时钟结构下游；
b. master_clock/master_reset：主时钟和复位信号；
c. master_bypass：是否绕过跨时钟结构；
d. master_port：写接口，包括valid/ready控制及数据；
e. slave_clock/slave_reset：从时钟和复位信号；
f. slave_register：跨越时钟过来的写的数据；
g. slave_valid：slave_register中的内容是否合法；
5. RegisterWriteCrossing
跨时钟域写寄存器模块：
分为三个主要部分：
a. io：输入输出接口；
b. control：控制模块；
c. crossing：跨时钟模块；
1) 连接时钟和复位信号
2) 连接control模块
3) crossing上游连接
4) crossing下游连接
5) assert
6. RegisterReadIO
读寄存器接口：
a. request：请求控制接口；
b. response：响应消息控制及数据接口；
7. RegisterReadCrossingIO
加入时钟和复位信号的跨时钟读寄存器接口：
8. RegisterReadCrossing
跨时钟域读寄存器模块：
9. AsyncRWSlaveRegField
用于生成异步读写的逻辑和寄存器域：
1) 参数
2) 异步复位寄存器
3) 跨时钟写模块
4) 跨时钟数据写入寄存器
5) 跨时钟读模块
6) 从寄存器跨时钟读取
7) 返回参数
a. async_slave_reg.io.q：寄存器中存储的数据；
b. RegField(width, rd_crossing.io.master_port, wr_crossing.io.master_port, desc)：使用跨时钟读写模块的寄存器域；