【Verilog HDL】深入理解部分语法规则的本质

1. 门级描述

统一规则: 门类型 (输出,输入);

细化规则:

  • 与/或门: 多入一出 门 (输出,输入1,输入2,……);
  • 缓冲门/非门:一入多出 门 (输出1,输出2,……输出n,输入);
门级建模,先出后入,几出几入看类型

2. 系统任务display与monitor

统一规则:$指令 (p1,p2,p3……);
对于p1,p2……,可以是

  • 变量:i0,i1,out
  • 信号名: I0,I1,OUT
  • 双引号括起来的字符串:见字符串使用规则
    • 例如:(“a = %d, b = %d”,A,B);

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